[實用新型]一種基于FPGA實現的多協議接口固態存儲系統

有效

• 申請號: 201920458854.2
• 申請日: 2019-04-04
• 公開（公告）號: CN209657286U
• 公開（公告）日: 2019-11-19
• 發明（設計）人: 張效奎;邢培棟;鄭全化
• 申請（專利權）人: 上海威固信息技術股份有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F13/42
• 代理公司: 31301 上海海貝律師事務所
• 代理人: 王文鋒<國際申請>=<國際公布>=<進入

本實用新型提供了一種基于FPGA實現的多協議接口固態存儲系統，包括高速連接器、FPGA處理單元、時鐘單元、DDR緩存單元、存儲單元。其中，FPGA處理單元為整個固態存儲系統的核心數據處理單元，建立外部高速接口與內部存儲單元傳輸通道；時鐘單元用來給FPGA SERDES高速BANK提供參考時鐘，以實現需要的高速接口協議；DDR緩存單元掛在FPGA上，為FPGA數據處理的緩存單元；存儲單元或是單個存儲盤或是存儲陣列。本實用新型基于FPGA實現了多協議接口，解決了當前固態存儲系統對外協議接口單一問題，而且存儲容量易于擴展，滿足用戶對存儲系統協議接口通用化和個性化需求。

技術領域

本實用新型屬于固態存儲技術領域，涉及一種基于FPGA實現的多協議接口固態存儲系統。

背景技術

隨著高性能嵌入式系統的不斷發展，由固態存儲盤組成的高速大容量固態存儲陣列成為存儲方案的首選。然而，目前不論是單個固態存儲盤還是存儲陣列，其存儲單元的對外協議接口協議都比較單一，面對復雜多變的應用環境，就不能滿足用戶對于存儲接口的多元化需求。

實用新型內容

本實用新型通過基于FPGA實現多種協議接口的技術方案，解決了當前固態存儲系統對外協議接口單一問題，而且存儲容量易于擴展，滿足用戶對存儲系統協議接口通用化和個性化需求。具體技術方案如下：

一種基于FPGA實現的多協議接口固態存儲方案，主要包含5個部分：高速連接器101、FPGA處理單元102、時鐘單元103、DDR緩存單元104、存儲單元105。

所述高速連接器101可以是一個連接器，也可以是多個連接器。可以是電連接器，也可以是光纖連接器。

所述FPGA處理單元102，作為整個固態存儲系統的核心數據處理單元，主要工作是建立外部高速接口與內部存儲單元傳輸通道。當外部高速接口與內部存儲單元接口協議不匹配時，需要通過FPGA進行協議轉換。通常FPGA可通過通用的IP核實現標準接口協議，如PCIe、SATA、RocketIO、RapidIO等常用標準協議。也可以根據具體應用實現與外部設備約定的接口協議。這樣既滿足接口協議的通用化需求又能滿足接口協議個性化需求，最終實現接口協議多元化目的。注意所選的FPGA芯片需要包含至少2個以上SERDES高速串口。

高速連接器101與FPGA處理單元102之間互連信號分為必須的高速信號和可選的低速信號。其中低速信號通過FPGA的GPIO直接對外或加接口芯片如RS485、RS422等對外。對外高速信號接口由FPGA的SERDES高速串口實現，好處是能夠根據不同的應用環境調整不同的接口協議，對外高速接口可以是一種協議接口(協議接口不固定，可配)，也可以是多種協議接口(協議接口不固定，可配)同時存在。

所述時鐘單元103用來給FPGA SERDES高速BANK提供參考時鐘，以實現需要的高速接口協議。A.當接口協議不確定時，需要采用可編程時鐘芯片，根據所需接口協議以及線速率要求，由FPGA來設定具體時鐘值；B.當接口協議確定時，可以采用固定頻率晶振或可編程時鐘芯片任意一種來為FPGA SERDES高速BANK提供時鐘參考；C.當要實現多路接口，則每一路接口都可按照A和B來確定時鐘方案。

所述DDR緩存單元104掛在FPGA上，作為FPGA數據處理的緩存單元。

所述存儲單元105用來實現數據存儲，存儲單元可以是單個存儲盤或是存儲陣列。當為存儲陣列時，需要FPGA實現RAID功能。當存儲單元為單個存儲盤時，FPGA無需實現RAID功能。

要求保護的技術方案范圍為：

一種基于FPGA實現的多協議接口固態存儲系統，包括:一個或多個高速連接器、FPGA處理單元、時鐘單元、DDR緩存單元、存儲單元；