[實用新型]一種CMOS專用集成電路中的延時單元及延時電路

有效

• 申請號: 201920381451.2
• 申請日: 2019-03-25
• 公開（公告）號: CN209710068U
• 公開（公告）日: 2019-11-29
• 發明（設計）人: 唐本鎮
• 申請（專利權）人: 臨沂金霖電子有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135
• 代理公司: 37265 山東誠杰律師事務所
• 代理人: 王志強;劉成飛<國際申請>=<國際公布>

本實用新型屬于CMOS專用集成電路領域，尤其是一種CMOS專用集成電路中的延時單元及延時電路，針對現有的延時電路采用主從D觸發器組成的延時單元級聯構成，其占用芯片面積大，功耗高，同時由于需要兩相非交疊時鐘，其時鐘發生電路也比較復雜，限制了工作頻率提高的問題，現提出如下方案，其中CMOS專用集成電路中的延時單元包括MOS管Q1，所述MOS管Q1的一端連接有輸入信號A和MOS管Q2的一端。本實用新型的延時單元結構簡單，芯片面積占用較小，集成度高，該電路對時鐘信號要求低，對整體ASIC的時鐘電路設計要求也大大降低，同時可以提高延時電路的工作頻率，且可以穩定工作電流，對電路進行有效保護。

技術領域

本實用新型涉及CMOS專用集成電路技術領域，尤其涉及一種CMOS專用集成電路中的延時單元及延時電路。

背景技術

在CMOS專用集成電路(ASIC)中，常常需要一個延時電路來處理數據，該延時電路目前采用主從D觸發器組成的延時單元級聯構成，目前的結構，其占用芯片面積大，功耗高；同時由于需要兩相非交疊時鐘，其時鐘發生電路也比較復雜，限制了工作頻率的提高，且不能及時對發生電路進行過流保護，影響電路正常運行。

實用新型內容

本實用新型的目的是為了解決現有技術中存在延時電路采用主從D觸發器組成的延時單元級聯構成，其占用芯片面積大，功耗高，同時由于需要兩相非交疊時鐘，其時鐘發生電路也比較復雜，限制了工作頻率提高的缺點，而提出的一種CMOS專用集成電路中的延時單元及延時電路。

為了實現上述目的，本實用新型采用了如下技術方案：

一種CMOS專用集成電路中的延時單元，包括MOS管Q1，所述MOS管Q1的一端連接有輸入信號A和MOS管Q2的一端，MOS管Q1的另一端連接有電源，MOS管Q2的另一端連接有MOS管Q3、MOS管Q4和MOS管Q6的一端，MOS管Q3的其中一端接地，MOS管Q3的另一端連接有時鐘信號，MOS管Q4和MOS管Q6的另一端連接有同一個MOS管Q5，所述MOS管Q4的一端連接有電源，MOS管Q5的一端連接有時鐘信號，MOS管Q6的一端接地，MOS管Q5的一端連接有MOS管Q7、和MOS管Q9的一端，MOS管Q7的另一端連接有電源，MOS管Q9的另一端接地，MOS管Q7和MOS管Q9之間連接同一個MOS管Q8，MOS管Q8的一端連接有時鐘信號，MOS管Q8的一端連接有MOS管Q10和MOS管Q11的一端，MOS管Q10的另一端連接有電源，MOS管Q11的另一端連接有輸出信號Y和MOS管Q12的一端，MOS管Q12的其中一端接地，MOS管Q12的另一端連接有時鐘信號。

優選的，所述MOS管Q1、MOS管Q4、MOS管Q5、MOS管Q7、MOS管Q8和MOS管Q10均為P型MOS管。

優選的，所述MOS管Q2、MOS管Q3、MOS管Q9、MOS管Q11和MOS管Q12均為N型MOS管。

本實用新型還提出了一種CMOS專用集成電路中的延時電路，包括多個延時單元，多個延時單元上的時鐘信號相連接，多個延時單元上均連接有電源，多個延時單元均接地。

優選的，多個延時單元的其中兩個延時單元之間連接有同一個電阻R2的一端，電阻R2的另一端連接有三極管Z和二極管G的一端，三極管Z的一端連接在電源上，二極管G的另一端連接有電阻R1，電阻R1的一端連接在三極管Z上，電阻R1的另一端連接在電源上。