[實用新型]一種合并單元數據防誤裝置

有效

• 申請號: 201920335958.4
• 申請日: 2019-03-15
• 公開（公告）號: CN209608322U
• 公開（公告）日: 2019-11-08
• 發明（設計）人: 崔玉;馮亞東;吳奕;曹海歐;朱繼紅;張玥;侯永春;吳昊
• 申請（專利權）人: 國網江蘇省電力有限公司;南京合智電力科技有限公司
• 主分類號: H02H1/00
• 分類號: H02H1/00
• 代理公司: 南京常青藤知識產權代理有限公司 32286
• 代理人: 黃胡生

本實用新型提供一種合并單元數據防誤裝置，包括模擬量采集回路、DSP、FPGA和物理接口芯片，所述模擬量采集回路包括第一模擬量采集回路和第二模擬量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP連接所述第一模擬采集回路，所述第二DSP連接所述第二模擬量采集回路，所述FPGA分別連接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA內設有比較電路。本實用新型基于雙數據流對合并單元各個環節數據防誤，防止一旦出錯引起大面積的保護控制設備誤動。

技術領域

本實用新型屬于智能變電站繼電保護技術領域，具體涉及一種合并單元數據防誤裝置。

背景技術

隨著器件加工工藝向深亞微米門信號寬度邁進，存儲器產品的單元尺寸繼續縮小，從而導致電壓越來越低(5V→3.3V→1.8V→1.2V……)以及存儲單元內部電容越來越小(10fF→5fF……)。由于電容的減小，存儲器件中的臨界電荷量(一個存儲單元用于保存數據所需的最小電荷量)繼續縮小，因而使得它們對軟誤差率的自然抵御能力下降，這反過來又意味著能量低得多的α等高能粒子，都有可能對存儲單元形成干擾，由此出現軟錯誤。

圖3是現有的合并單元的架構，DSP負責就地采樣、級聯數據接收和同步、合并等計算；FPGA完成以太網數據包的接收和發送等處理工作；在AD采樣環節，目前大多的方案基本都采用了保護電流采樣雙重化的方案，但數據處理的核心器件DSP和FPGA則采用了單重化的方式。由于當前DSP和FPGA器件的集成度很高，因此發生軟錯誤的概率大大增加，這就是當前多個變電站合并單元數據出錯導致大范圍保護誤動的主要原因。

實用新型內容

本實用新型的目的是提供一種合并單元數據防誤裝置，基于雙數據流對合并單元各個環節數據防誤，防止一旦出錯引起大面積的保護控制設備誤動。

本實用新型提供了如下的技術方案：

一種合并單元數據防誤裝置，包括模擬量采集回路、DSP、FPGA和物理接口芯片，所述模擬量采集回路包括第一模擬量采集回路和第二模擬量采集回路，所述DSP包括第一DSP和第二DSP，所述第一DSP連接所述第一模擬采集回路，所述第二DSP連接所述第二模擬量采集回路，所述FPGA分別連接所述第一DSP、所述第二DSP和所述物理接口芯片，所述FPGA內設有比較電路；

所述第一DSP和所述第二DSP用于接收來自所述模擬量采集回路和所述FPGA的數據并將數據進行插值同步處理，同時將處理的模擬量采集回路數據發送至所述FPGA；

所述FPGA用于將接收的數據自行拷貝形成雙份數據分為兩份完全對等的數據流，對每份數據流同步進行數據包的處理，將來自所述物理接口芯片的數據包分別推送至所述第一DSP和所述第二DSP，所述比較電路對來自DSP的數據包進行完全比對，將比對結果一致的數據發送至所述物理接口芯片。

優選的，所述模擬量采集回路為對CT、PT模擬量進行采集的AD采集電路，所述第一DSP處理所述第一模擬量采集回路采樣的數據，所述第二DSP處理第二模擬量采集回路采樣的數據。

優選的，對來自所述物理接口芯片的數據所述FPGA將數據流分為相同的兩份，同步進行數據包的處理，處理完成后的數據再各自分別推送至所述第一DSP和所述第二DSP并和模擬量采集數據進行插值同步處理。

優選的，所述第一DSP和所述第二DSP分別將插值同步后第一模擬量采集回路和第二模擬量采集回路的所有采樣數據通過數據總線寫入到所述FPGA內部，采樣數據到達FPGA內部后，由所述FPGA自行拷貝形成雙份數據，最終在FPGA內部形成兩份完全對等的數據流，每份數據流由FPGA分別進行編碼組包工作，所述比較電路將兩個組好的數據包進行完全比對，比對結果一致則將數據發出至所述物理接口芯片。

優選的，所述物理接口芯片用于樣本數據的接收和發送。