[實用新型]一種基于FPGA的頻綜接收機快速跳頻電路

有效

• 申請號: 201920247721.0
• 申請日: 2019-02-27
• 公開（公告）號: CN209390048U
• 公開（公告）日: 2019-09-13
• 發明（設計）人: 付泉斌;蔡楚才
• 申請（專利權）人: 武漢博暢通信設備有限責任公司
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04B1/713;H04B1/00
• 代理公司: 武漢紅觀專利代理事務所(普通合伙) 42247
• 代理人: 李季

本實用新型提出了一種基于FPGA的頻綜接收機快速跳頻電路，通過設置第一鎖相環和第二鎖相環組成并行雙鎖相環，在FPGA在捕捉到跳頻控制字后，開啟第一鎖相環和第二鎖相環，射頻開關選通第一鎖相環，第一鎖相環進入頻率f1鎖定等待狀態，第二鎖相環進入頻率f2的預鎖定狀態，第一鎖相環的頻率f1鎖定后，射頻開關選通第二鎖相環，第一鎖相環進入頻率f3的預鎖定狀態，第二鎖相環進入頻率f2的鎖定等待狀態，如此循環，實現并行雙鎖相環的快速鎖定；使用鎖相環鎖定自校準功能，鎖相環的鎖定時間達到36us以內；通過設置射頻開關，可以突破頻綜接收機跳頻時間受到鎖相環芯片穩定時間的限制，實現鎖相環的鎖定時間達到18us以內。

技術領域

本實用新型涉及頻綜接收機領域，尤其涉及一種基于FPGA的頻綜接收機快速跳頻電路。

背景技術

現代雷達系統具有角分辨率高、頻帶寬、保密性強、多普勒頻移大和系統體積小等優點，在多領域得到廣泛應用。作為雷達系統中的關鍵設備之一的頻綜接收機，為對抗有源干擾以及抗截獲能力，要求其具有快速跳頻的能力。因此，提升頻綜接收機的捷變頻能力成為雷達系統性能的關鍵任務之一。

現有技術中，常用于頻綜接收機的變頻技術有：1)直接數字頻率法(DDS)，具有超小步進、快速跳頻的優點，但其輸出頻率上限較低，且由于舍位誤差、相位量化誤差等原因，輸出雜散性能較差；2)分立PLL+VCO頻率合成法具有極高的相位噪聲及其優良的雜散性能，但受限于雙芯片增加的有源濾波，造成環路收斂較慢，跳頻能力較差；3)集成式PLL+VCO頻率合成法，其性能略差于DDS和分立PLL+VCO的優勢，但無明顯的劣勢，總體屬于折中選擇。上述三種變頻技術并不能很好的提升跳頻速度，目前，現有技術中常規鎖定時間達到50us以內，但任然不能滿足頻綜接收機對跳頻速度的要求。因此，為解決頻綜接收機跳頻速度慢的問題，本實用新型提供一種減少鎖定時間，提高跳頻速度的頻綜接收機快速跳頻電路。

實用新型內容

有鑒于此，本實用新型提出了一種減少鎖定時間，提高跳頻速度的頻綜接收機快速跳頻電路。

本實用新型的技術方案是這樣實現的：本實用新型提供了一種基于FPGA的頻綜接收機快速跳頻電路，其包括順次電性連接的低噪聲放大器、鏡像抑制濾波器、一次下變頻電路、二次下變頻電路和帶通濾波器，還包括本振電路和FPGA芯片；

本振電路包括射頻濾波器、射頻開關、第一鎖相環和第二鎖相環；

第一鎖相環和第二鎖相環分別與射頻開關電性連接，射頻開關、射頻濾波器和一次下變頻電路順次電性連接，FPGA芯片分別與第一鎖相環和第二鎖相環電性連接。

在以上技術方案的基礎上，優選的，FPGA芯片為A3P250_100芯片。

進一步優選的，第一鎖相環包括第一LMX2594芯片；

第一LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分別與A3P250_100芯片的IO00RSB0-IO05RSB0和IO11RSB0引腳一一對應電性連接，第一LMX2594芯片的OSCinp引腳輸入參考信號，第一LMX2594芯片的RFoutAM引腳與射頻開關電性連接。

進一步優選的，第二鎖相環包括第二LMX2594芯片；

第二LMX2594芯片CE、SYNC、SCK、SDI、MUXout、CSB和SYSREFREQ分別與A3P250_100芯片的IO13RSB0、IO15RSB0、IO21RSB0、IO23RSB0、IO25RSB0、IO27RSB0和IO29RSB0引腳一一對應電性連接，第二LMX2594芯片的OSCinp引腳輸入參考信號，第二LMX2594芯片的RFoutAM引腳與射頻開關電性連接。

進一步優選的，射頻開關為HMC547ALP3E開關；