[實用新型]二進制至格雷轉換電路和FIFO存儲器有效
| 申請號： | 201920225037.2 | 申請日： | 2019-02-22 |
| 公開（公告）號： | CN209417720U | 公開（公告）日： | 2019-09-20 |
| 發明（設計）人： | S·M·羅塞利;G·谷亞納西亞 | 申請（專利權）人： | 意法半導體股份有限公司 |
| 主分類號： | G06F9/30 | 分類號： | G06F9/30 |
| 代理公司： | 北京市金杜律師事務所 11256 | 代理人： | 王茂華 |
| 地址： | 意大利阿格*** | 國省代碼： | 意大利;IT |
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| 摘要： | |||
| 搜索關鍵詞： | 二進制 二進制信號 轉換電路 存儲器 寄存器 二進制信號存儲 編碼信號 漢明距離 輸入處 電路 轉換 | ||
1.一種二進制至格雷轉換電路，其特征在于，包括：
輸入，被配置為接收第一二進制信號；
寄存器，被配置為存儲第二二進制信號；
預測電路，被配置為接收第二二進制信號，并且提供一組二進制候選值，其中每個二進制候選值的相應的格雷等效與所述第二二進制信號的格雷等效具有1的漢明距離；
仲裁器，被配置為根據所述第一二進制信號和所述第二二進制信號，選擇所述二進制候選值中的一個二進制候選值，其中所選擇的所述二進制候選值被提供給所述寄存器；和
編碼器塊，被配置為接收所選擇的所述二進制候選值，并且輸出所選擇的所述二進制候選值的格雷編碼等效。
2.根據權利要求1所述的電路，其特征在于，所述第一二進制信號、所述第二二進制信號和所選擇的所述二進制候選值的所述格雷編碼等效各自具有給定數目k的位，并且所述預測電路被配置為提供給定數目k的二進制候選值。
3.根據權利要求2所述的電路，其特征在于，所述預測電路包括k個子電路，每個子電路被配置為在輸出處提供第i個二進制候選值，其中i＝1...k。
4.根據權利要求3所述的電路，其特征在于，所述預測電路包括第一電路，所述第一電路被配置為接收所述第二二進制信號，并且通過計算項2k-1與所述第二二進制信號的值之間的差來提供第一信號。
5.根據權利要求4所述的電路，其特征在于，所述子電路各自包括：
輸入，被配置為接收第二二進制信號；
第二電路，被配置為通過選擇所述第二二進制信號的k-i個最高有效位來生成第二信號；
第三電路，被配置為通過選擇所述第一信號的i個最低有效位來生成第三信號；和
第四電路，被配置為通過組合所述第二信號和所述第三信號來生成相應的二進制候選值。
6.根據權利要求3所述的電路，其特征在于，所述預測電路包括第一電路，所述第一電路被配置為接收所述第二二進制信號，并且通過反轉所述第二二進制信號的位來提供第一信號。
7.根據權利要求6所述的電路，其特征在于，所述子電路各自包括：
輸入，被配置為接收所述第二二進制信號；
第二電路，被配置為通過選擇所述第二二進制信號的k-i個最高有效位來生成第二信號；
第三電路，被配置為通過選擇第一信號的i個最低有效位來生成第三信號；和
第四電路，被配置為通過組合所述第二信號和所述第三信號來生成相應的二進制候選值。
8.根據權利要求1所述的電路，其特征在于，所述仲裁器與預處理電路相關聯，所述預處理電路被配置為選擇所述一組二進制候選值的、在所述第二二進制信號的值與所述第一二進制信號的值之間的所述二進制候選值，所述第二二進制信號的值表示下限，并且所述第一二進制信號的值表示上限或者目標值。
9.根據權利要求8所述的電路，其特征在于，對于每個二進制候選值，所述預處理電路包括相應的超范圍電路，每個超范圍電路被配置為生成相應的屏蔽信號，所述相應的屏蔽信號指示相應的二進制候選值是否在所述上限與所述下限之間。
10.根據權利要求9所述的電路，其特征在于，所述仲裁器被配置為忽略具有相應的屏蔽信號的二進制候選值，所述相應的屏蔽信號指示所述相應的二進制候選值不在所述下限與所述上限之間。
11.根據權利要求9所述的電路，其特征在于，所述仲裁器被配置為忽略具有距所述第二二進制信號的距離大于給定的最大距離的二進制候選值。
12.根據權利要求1所述的電路，其特征在于，所述仲裁器被配置為選擇具有最大值的二進制候選值。
13.根據權利要求1所述的電路，其特征在于，所述仲裁器利用組合邏輯電路實現。
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