[實(shí)用新型]數(shù)字量產(chǎn)測(cè)試機(jī)

有效

• 申請(qǐng)?zhí)枺?/td>: 201920101806.8
• 申請(qǐng)日: 2019-01-22
• 公開(kāi)（公告）號(hào): CN210270062U
• 公開(kāi)（公告）日: 2020-04-07
• 發(fā)明（設(shè)計(jì)）人: 蔣松鷹;姚煒;周佳寧;杜黎明;孫洪軍
• 申請(qǐng)（專利權(quán)）人: 上海艾為電子技術(shù)股份有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 駱宗力;王寶筠

本申請(qǐng)公開(kāi)了一種數(shù)字量產(chǎn)測(cè)試機(jī)，其中，所述數(shù)字量產(chǎn)測(cè)試機(jī)通過(guò)向量讀取模塊讀取存儲(chǔ)于外部設(shè)備中的數(shù)字測(cè)試向量，使得所述數(shù)字測(cè)試向量的規(guī)模不再受限于FPGA內(nèi)置的RAM的存儲(chǔ)能力的限制，只需設(shè)置能夠滿足存儲(chǔ)要求的外部設(shè)備即可，并且由于所述時(shí)鐘模塊提供了不同的第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，使得所述數(shù)據(jù)緩存模塊可以根據(jù)所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，以乒乓緩存的方式緩存所述向量讀取模塊讀取的數(shù)字測(cè)試向量，從而實(shí)現(xiàn)存儲(chǔ)于外部設(shè)備中的數(shù)字測(cè)試向量的讀取和緩存，解決了在量產(chǎn)測(cè)試的過(guò)程中，由于測(cè)試向量的規(guī)模較大，而導(dǎo)致的FPGA內(nèi)置的RAM無(wú)法滿足存儲(chǔ)要求的問(wèn)題。

技術(shù)領(lǐng)域

本申請(qǐng)涉及集成電路技術(shù)領(lǐng)域，更具體地說(shuō)，涉及一種數(shù)字量產(chǎn)測(cè)試機(jī)。

背景技術(shù)

芯片(Integrated Circuit，IC)，也稱為集成電路，是一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu)。

在芯片封裝完成之后，出廠之前，還需要對(duì)芯片進(jìn)行量產(chǎn)測(cè)試，現(xiàn)在的數(shù)模混合芯片設(shè)計(jì)中，不單單是測(cè)試模擬設(shè)計(jì)的性能，對(duì)于數(shù)字邏輯單元較多的數(shù)模混合芯片，帶復(fù)雜數(shù)字設(shè)計(jì)的，一定要做掃描鏈測(cè)試，以提高產(chǎn)品的供貨良率。而在現(xiàn)有技術(shù)中的量產(chǎn)測(cè)試過(guò)程中，用于量產(chǎn)測(cè)試的測(cè)試向量通常存儲(chǔ)在FPGA(現(xiàn)場(chǎng)可編程門陣列，F(xiàn)ield－Programmable Gate Array)內(nèi)置的RAM(隨機(jī)存取存儲(chǔ)器，RandomAccess Memory)中。但是對(duì)于測(cè)試向量規(guī)模較大的待測(cè)芯片而言，F(xiàn)PGA內(nèi)置的RAM并不能夠滿足測(cè)試向量的存儲(chǔ)要求。

實(shí)用新型內(nèi)容

為解決上述技術(shù)問(wèn)題，本申請(qǐng)?zhí)峁┝艘环N數(shù)字量產(chǎn)測(cè)試機(jī)，以解決在量產(chǎn)測(cè)試的過(guò)程中，由于測(cè)試向量的規(guī)模較大，而導(dǎo)致的FPGA內(nèi)置的RAM無(wú)法滿足存儲(chǔ)要求的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本申請(qǐng)實(shí)施例提供了如下技術(shù)方案：

一種數(shù)字量產(chǎn)測(cè)試機(jī)，包括：時(shí)鐘模塊、向量讀取模塊和數(shù)據(jù)緩存模塊；其中，

所述時(shí)鐘模塊用于向所述數(shù)據(jù)緩存模塊提供第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)；

所述向量讀取模塊用于讀取存儲(chǔ)于外部設(shè)備中的數(shù)字測(cè)試向量；

所述數(shù)據(jù)緩存模塊用于根據(jù)所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)，以乒乓緩存的方式緩存所述向量讀取模塊讀取的數(shù)字測(cè)試向量，并根據(jù)緩存的數(shù)字測(cè)試向量生成激勵(lì)信號(hào)向待測(cè)芯片傳輸。

可選的，所述數(shù)據(jù)緩存模塊還用于獲取所述待測(cè)芯片傳輸?shù)拇郎y(cè)數(shù)據(jù)。

可選的，還包括：數(shù)據(jù)比較模塊；

所述數(shù)據(jù)比較模塊用于接收上位機(jī)發(fā)送的第三時(shí)鐘信號(hào)，并根據(jù)所述第三時(shí)鐘信號(hào)工作，和用于在工作模式時(shí)，比較所述待測(cè)數(shù)據(jù)與期待數(shù)據(jù)，并根據(jù)比較結(jié)果獲得待測(cè)芯片的向量測(cè)試結(jié)果。

可選的，所述數(shù)據(jù)比較模塊還用于接收上位機(jī)發(fā)送的觸發(fā)信號(hào)，并在接收到所述觸發(fā)信號(hào)后，進(jìn)入工作模式。

可選的，所述向量讀取模塊為硬核處理器系統(tǒng)；

所述硬核處理器系統(tǒng)根據(jù)所述第一時(shí)鐘信號(hào)工作。