[發(fā)明專利]一種基于憶阻器的異或門器件及其操作方法

在審

• 申請?zhí)枺?/td>: 201911419159.6
• 申請日: 2019-12-31
• 公開（公告）號: CN113131928A
• 公開（公告）日: 2021-07-16
• 發(fā)明（設(shè)計）人: 李祎;程龍;繆向水;董偉偉;譚海波
• 申請（專利權(quán)）人: 華為技術(shù)有限公司
• 主分類號: H03K19/21
• 分類號: H03K19/21;G11C13/00
• 代理公司: 廣州三環(huán)專利商標(biāo)代理有限公司 44202
• 代理人: 熊永強(qiáng);李稷芳

本申請實(shí)施例提供一種基于憶阻器的異或門器件與異或邏輯運(yùn)算方法，該異或門器件包括憶阻器與控制電路模塊，控制電路模塊用于將進(jìn)行異或邏輯運(yùn)算的兩個邏輯值分別轉(zhuǎn)換為第一預(yù)設(shè)電壓和第二預(yù)設(shè)電壓，并將第一預(yù)設(shè)電壓和第二預(yù)設(shè)電壓分別施加到憶阻器的正極和負(fù)極，使憶阻器的阻值處于第一阻值區(qū)間、第二阻值區(qū)間或者第三阻值區(qū)間，其中，第二阻值區(qū)間的阻值小于第一阻值區(qū)間的阻值，第三阻值區(qū)間的阻值大于第一阻值區(qū)間的阻值；根據(jù)憶阻器的阻值所處的阻值區(qū)間確定所述兩個邏輯值的邏輯運(yùn)算結(jié)果。通過上述異或門邏輯器件實(shí)現(xiàn)異或邏輯運(yùn)算，與通過三極管等元件實(shí)現(xiàn)異或門邏輯電路相比，可以降低功耗、減少電路占用面積。

技術(shù)領(lǐng)域

本申請涉及集成電路領(lǐng)域，尤其涉及一種基于憶阻器的異或門器件及其操作方法。

背景技術(shù)

異或門(XOR)邏輯電路是數(shù)字電路中的一種基本邏輯電路。異或門邏輯電路在數(shù)字電路中與其他邏輯電路(例如或門、與非門等)結(jié)合，共同完成復(fù)雜的邏輯運(yùn)算。當(dāng)前的異或門邏輯電路主要包括多個互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal oxidesemiconductor，CMOS)器件連接而成。如圖1所示，當(dāng)前異或門邏輯電路包括12個CMOS器件，因此基于CMOS的異或門邏輯電路使用的CMOS器件較多，占用面積較大，在進(jìn)行運(yùn)算時的功耗較高，并且基于CMOS的異或門邏輯電路沒有存儲異或邏輯運(yùn)算結(jié)果的功能。

發(fā)明內(nèi)容

本申請實(shí)施例公開了基于憶阻器的異或門器件及其操作方法，可以減少當(dāng)前異或門器件使用的元件，降低異或門器件的占用面積。

第一方面，本申請實(shí)施例提供了一種異或門器件，所述異或門器件包括憶阻器與控制電路模塊，所述憶阻器的正極與控制電路模塊的一個輸出端連接，負(fù)極與控制電路模塊的另一個輸出端連接，且所述憶阻器的阻值處于第一阻值區(qū)間；

所述控制電路模塊，用于：將進(jìn)行異或邏輯運(yùn)算的兩個邏輯值分別轉(zhuǎn)換為第一預(yù)設(shè)電壓和第二預(yù)設(shè)電壓，并將所述第一預(yù)設(shè)電壓和所述第二預(yù)設(shè)電壓分別施加到所述憶阻器的正極和負(fù)極，使所述憶阻器的阻值處于第一阻值區(qū)間、第二阻值區(qū)間或者第三阻值區(qū)間，所述第二阻值區(qū)間的阻值小于所述第一阻值區(qū)間的阻值，所述第三阻值區(qū)間的阻值大于所述第一阻值區(qū)間的阻值；

根據(jù)所述憶阻器的阻值所處的阻值區(qū)間確定所述兩個邏輯值的邏輯運(yùn)算結(jié)果。

根據(jù)憶阻器在不同電壓條件下阻值不同的特點(diǎn)，控制電路模塊通過將需要進(jìn)行異或運(yùn)算的兩個邏輯值轉(zhuǎn)換為對應(yīng)的電壓信號輸入到憶阻器的正極與負(fù)極，然后根據(jù)憶阻器的阻值確定異或運(yùn)算的結(jié)果。通過憶阻器與控制電路模塊實(shí)現(xiàn)異或門邏輯電路，可以減少當(dāng)前異或門邏輯電路使用元件較多，降低異或運(yùn)算的功耗，降低異或門邏輯電路的占用面積。

在一種具體的實(shí)施例中，所述控制電路模塊具體用于：在所述憶阻器的阻值屬于第二阻值區(qū)間或者第三阻值區(qū)間時，確定所述進(jìn)行異或邏輯運(yùn)算的兩個邏輯值的邏輯運(yùn)算結(jié)果為1；在所述憶阻器的阻值屬于第一阻值區(qū)間時，確定所述進(jìn)行異或邏輯運(yùn)算的兩個邏輯值的邏輯運(yùn)算結(jié)果為0。

在一種具體的實(shí)施例中，所述控制電路模塊具體用于：向所述憶阻器的施加讀取電壓，讀取流經(jīng)所述憶阻器的電流值，在所述電流值屬于第二電流值區(qū)間或者第三電流值區(qū)間時，確定所述進(jìn)行異或邏輯運(yùn)算的兩個邏輯值的邏輯運(yùn)算結(jié)果為1；在所述電流值屬于第一電流值區(qū)間時，確定所述進(jìn)行異或邏輯運(yùn)算的兩個邏輯值的邏輯運(yùn)算結(jié)果為0；其中，所述第一電流值區(qū)間是所述讀取電壓與所述第一阻值區(qū)間確定的，所述第二電流值區(qū)間是所述讀取電壓與所述第二阻值區(qū)間確定的，所述第三電流值區(qū)間是所述讀取電壓與所述第三阻值區(qū)間確定的。

第二方面，本申請實(shí)施例提供一種邏輯運(yùn)算方法，所述方法用于上述第一方面所述的異或門器件，所述方法包括：