[發明專利]浮點數乘法計算的方法、裝置和算術邏輯單元

在審

• 申請號: 201911414534.8
• 申請日: 2019-12-31
• 公開（公告）號: CN113126954A
• 公開（公告）日: 2021-07-16
• 發明（設計）人: 林騰毅;潘秋萍;沈勝宇;徐曉忻;張偉
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 顏晶

1.一種處理器中的算術邏輯單元，其特征在于，所述算術邏輯單元包括浮點數分解電路、第二精度乘法器、階碼調整電路和累加器，其中：

所述浮點數分解電路，用于將輸入的每個待計算的第一精度浮點數分解為至少兩個第二精度浮點數，并向所述階碼調整電路輸出每個第二精度浮點數對應的階碼位移值，其中，所述第二精度浮點數的精度低于所述第一精度浮點數的精度；

所述第二精度乘法器，用于接收分解自不同的第一精度浮點數的兩個第二精度浮點數組成的組合，將每種組合中的第二精度浮點數進行乘法運算，向所述階碼調整電路輸出每種組合對應的中間計算結果；

所述階碼調整調整電路，用于基于輸入的每種組合中的第二精度浮點數對應的階碼位移值，調整輸入的每種組合對應的中間計算結果的階碼，向所述累加器輸出調整后的中間計算結果；

所述累加器，用于將輸入的每種組合對應的調整后的中間計算結果進行求和運算，輸出所述多個第一精度浮點數的計算結果。

2.根據權利要求1所述的算術邏輯單元，其特征在于，所述階碼調整調整電路，用于將輸入的每種組合中的第二精度浮點數對應的階碼位移值，與輸入的每種組合對應的中間計算結果的階碼相加，向所述累加器輸出調整后的中間計算結果。

3.根據權利要求1所述的算術邏輯單元，其特征在于，所述中間計算結果為第一精度中間計算結果，所述計算結果為第一精度計算結果。

4.根據權利要求3所述的算術邏輯單元，其特征在于，所述第一精度浮點數為單精度浮點數，所述第二精度浮點數為半精度浮點數，所述第一精度中間計算結果為單精度中間計算結果，所述第一精度計算結果為單精度計算結果，所述第二精度乘法器為半精度乘法器；或者，

所述第一精度浮點數為雙精度浮點數，所述第二精度浮點數為單精度浮點數，所述第一精度中間計算結果為雙精度中間計算結果，所述第一精度計算結果為雙精度計算結果，所述第二精度乘法器為單精度乘法器。

5.根據權利要求1所述的算術邏輯單元，其特征在于，所述算術邏輯單元還包括格式轉換電路；

所述第二精度乘法器，具體用于將每種組合中的第二精度浮點數進行乘法運算，向所述格式轉換電路輸出每種組合對應的第一精度中間計算結果；

所述格式轉換電路，用于將輸入的每個第一精度中間計算結果進行格式轉換，向所述階碼調整電路輸出每種組合對應的第三精度中間計算結果，其中，所述第三精度中間計算結果的精度高于所述第一精度中間計算結果；

所述階碼調整調整電路，用于基于輸入的每種組合中的第二精度浮點數對應的階碼位移值，調整輸入的每種組合對應的第三精度中間計算結果的階碼，向所述累加器輸出調整后的第三精度中間計算結果；

所述累加器，用于將輸入的每種組合對應的調整后的第三精度中間計算結果進行求和運算，輸出所述多個第一精度浮點數的第三精度計算結果。

6.根據權利要求5所述的算術邏輯單元，其特征在于，所述格式轉換電路，用于：

將輸入的每個第一精度中間計算結果的階碼和尾數分別進行補零處理，向所述階碼調整電路輸出每種組合對應的第三精度中間計算結果。

7.根據權利要求5或6所述算術邏輯單元，其特征在于，所述第一精度浮點數為單精度浮點數，所述第二精度浮點數為半精度浮點數，所述第一精度中間計算結果為單精度中間計算結果，所述第三精度中間計算結果為雙精度中間計算結果，所述第三精度計算結果為雙精度計算結果，所述第二精度乘法器為半精度乘法器。