[發明專利]一種SSD主控中的RAID通路切換裝置

有效

• 申請號: 201911406936.3
• 申請日: 2019-12-31
• 公開（公告）號: CN111143260B
• 公開（公告）日: 2023-08-04
• 發明（設計）人: 王運哲
• 申請（專利權）人: 山東華芯半導體有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16;G06F13/28
• 代理公司: 濟南泉城專利商標事務所 37218
• 代理人: 趙玉鳳

1.一種SSD主控中的RAID通路切換裝置，其特征在于：包括ARBITER模塊、DMA模塊和IMA模塊，ARBITER模塊負責根據配置需求打通指定的數據通路，即從三個數據輸入接口選擇一個給到核心計算控制模塊，從兩個數據輸出接口選擇一個將parity數據輸出；RAID通路的數據輸入接口包括私有接口、AXI?master口和AXI?slave口，RAID通路的數據輸出接口包括AXI?master口和AXI?slave口，RAID數據通路有6條，分別為：私有接口到AXI?slave口、私有接口到AXI?master口、AXI?master口到AXI?master口、AXI?master口到AXI?slave口、AXIslave口到AXI?slave口、AXI?slave口到AXI?master口；

DMA負責控制ARBITER模塊與AXI?master口的數據交互，向AXI?master口發送讀寫命令，以及將AXI數據形式轉換成內部數據格式；內部數據格式與私有接口的數據格式相同，為req/ack、first/last、data/data_vld和id信號組；

IMA負責控制ARBITER模塊與AXI?slave口的數據交互，解析來自AXI?slave口的命令，將AXI數據形式轉換成內部數據格式。

2.根據權利要求1所述的SSD主控中的RAID通路切換裝置，其特征在于：所述ARBITER模塊包括狀態機、多個多路選擇器、三組last延時器、n個核心計算控制模塊的使能寄存器和n個SRAM的使能寄存器；

命令狀態機將每次任務分為兩階段，第一階段是源數據流入，第二階段是parity數據流出；多個多路選擇器由path信號選通，負責將三路源數據選通一路、將兩路讀parity地址選通一路；

n個核心計算控制模塊的使能寄存器將經多路選擇器轉換后的數據根據id信息分別與n路核心運算控制模塊接通，并且選通n路核心運算模塊反饋的ack信號中的一路反饋給對應模塊；

n個SRAM的使能寄存器依次選中n路SRAM，從中讀回parity數據；

三組last延時器分別負責將私有接口、AXI?master口和AXI?slave口的last信號延時兩拍，然后通過多路選擇器根據path信號選通一路用來清零核心計算控制模塊的使能寄存器。

3.根據權利要求1所述的SSD主控中的RAID通路切換裝置，其特征在于：所述DMA模塊包括命令狀態機、數據狀態機、次數計數器、寫地址轉換、讀地址轉換、寫計數器、讀計數器和response計數器；

命令狀態機包括IDLE、LOAD、STORE三個狀態，發送相應命令給AXI?mster總線；

數據狀態機包括IDLE、HDSHK、LOAD、WAIT、STORE、DELY六個狀態，與核心運算控制模塊聯動，連通AXI?MATER和SRAM的數據交互；

次數計數器負責累計流入數據的條帶個數；

寫地址轉換負責將寫計數值轉換為寫數據塊id；

讀地址轉換負責將讀計數值轉換為讀數據塊id；

寫計數器負責累計數據狀態機LOAD狀態下往核心運算控制模塊寫入源數據個數；

讀計數器負責累計數據狀態機STORE狀態下從SRAM中讀出parity個數；

response計數器負責累計AXI_MST的response信息，決定parity是否傳輸結束。

4.根據權利要求1所述的SSD主控中的RAID通路切換裝置，其特征在于：所述IMA模塊包括寫狀態機、讀狀態機、讀地址轉換、寫地址轉換、次數計數器、寫計數器和讀計數器；

寫狀態機包括WIDLE、WWAIT、WCPOP、HDSHK、DPOP五個狀態，與核心運算控制模塊聯動，控制源數據從AXI?SLAVE口流入至SRAM；

讀狀態機包括RIDLE、RWAIT、RCPOP、RCGET、BRDEN、DPUSH五個狀態，將從SRAM中讀出的parity反饋給AXI?SLAVE接口；

次數計數器負責累計流入數據的條帶個數；

寫地址轉換負責將寫計數值轉換為寫數據塊id；

讀地址轉換負責將讀計數值轉換為讀數據塊id；

寫計數器負責累計DPOP狀態下往核心運算控制模塊寫入源數據個數；

讀計數器負責累計DPUSH狀態下從SRAM中讀出parity個數。