[發明專利]一種基于二元擴域的點加和倍點電路及其控制方法

有效

• 申請號: 201911396345.2
• 申請日: 2019-12-30
• 公開（公告）號: CN111198672B
• 公開（公告）日: 2022-03-25
• 發明（設計）人: 王德明;梁英釗;駱開慶;黃鑫
• 申請（專利權）人: 華南師范大學
• 主分類號: G06F7/72
• 分類號: G06F7/72
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 任毅

1.一種基于二元擴域的點加和倍點電路，其特征在于，包括：

有限狀態機，用于將點加運算和/或倍點運算分解為模乘運算、模平方運算、模加運算和/或模逆運算；

模乘模塊，用于在所述有限狀態機的控制下，執行模乘運算；

模平方模塊，用于在所述有限狀態機的控制下，執行模平方運算；

模加模塊，用于在所述有限狀態機的控制下，執行模加運算；

模逆模塊，用于在所述有限狀態機的控制下，執行模逆運算；

數據寄存器，用于存儲所述模乘模塊、模平方模塊、模加模塊和/或模逆模塊執行運算所產生的中間量；

狀態寄存器，用于存儲所述有限狀態機的現態和/或次態；

計數寄存器，用于存儲對所述模乘模塊、模平方模塊、模加模塊和/或模逆模塊的調用次數；

控制信號寄存器，用于存儲所述模乘模塊、模平方模塊、模加模塊和/或模逆模塊執行運算的開始信號和結束信號；

所述模乘模塊包括：

第一輸入單元，用于在所述有限狀態機的控制下，接收m+2位的二進制第一乘數A；

第二輸入單元，用于在所述有限狀態機的控制下，接收m+2位的二進制第二乘數B；

第一組合邏輯單元，具有多個數據選擇器和多個異或門，用于在所述有限狀態機的控制下，接收所述第一乘數A的低m位{A₃,A₂,A₁,A₀}以及所述第二乘數B的低m位{B₃,B₂,B₁,B₀}，通過各所述數據選擇器從所述{A₃,A₂,A₁,A₀}和所述{B₃,B₂,B₁,B₀}中選擇出數值輸入到相應的異或門進行運算，從而輸出兩個位的輸出結果；所述A₃、A₂、A₁、A₀、B₃、B₂,B₁和B₀的位數均為位；

位乘法器，用于在所述有限狀態機的控制下，接收所述第一組合邏輯單元的輸出結果并執行乘法計算，從而分別計算出第一中間結果S₁＝A₀B₀，第二中間結果S₂＝(A₁+A₀)(B₁+B₀)，第三中間結果S₃＝A₁B₁，第四中間結果S₄＝(A₂+A₀)(B₂+B₀)，第五中間結果S₅＝(A₃+A₂+A₁+A₀)(B₃+B₂+B₁+B₀)，第六中間結果S₆＝(A₃+A₁)(B₂+B₀)，第七中間結果S₇＝A₂B₂，第八中間結果S₈＝(A₃+A₂)(B₃+B₂)，以及第九中間結果S₉＝A₃B₃；

寄存器組，其具有多個存儲空間，用于在所述有限狀態機的控制下，存儲并供讀取所述第一中間結果、第二中間結果、第三中間結果、第四中間結果、第五中間結果、第六中間結果、第七中間結果、第八中間結果和第九中間結果；

第二組合邏輯單元，具有多個異或門，用于在所述有限狀態機的控制下，獲取所述寄存器組中所存儲的各中間結果并執行多輪異或運算，從而輸出乘積結果

約減單元，用于在所述有限狀態機的控制下，對所述乘積結果C執行約減運算；

輸出單元，用于在所述有限狀態機的控制下，輸出所述約減單元的輸出結果。