[發明專利]具有單光子雪崩二極管像素的半導體器件

在審

• 申請號: 201911387252.3
• 申請日: 2019-12-30
• 公開（公告）號: CN111526306A
• 公開（公告）日: 2020-08-11
• 發明（設計）人: D·P·帕魯比阿克
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H04N5/369
• 分類號: H04N5/369;H04N5/378
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 秦晨

1.一種圖像像素，包括：

單光子雪崩二極管，所述單光子雪崩二極管耦接在第一電源電壓端子和第二電源電壓端子之間；

第一復位路徑，所述第一復位路徑將所述單光子雪崩二極管耦接到所述第二電源電壓端子；和

第二復位路徑，所述第二復位路徑將所述單光子雪崩二極管耦接到所述第二電源電壓端子。

2.根據權利要求1所述的圖像像素，其中所述第一電源電壓端子被配置為提供正電源電壓，并且所述第二電源電壓端子被配置為提供接地電壓。

3.根據權利要求2所述的圖像像素，其中所述單光子雪崩二極管具有耦接到所述第一電源電壓端子的第一端子和耦接到節點的第二端子，并且其中第一晶體管和第二晶體管并聯耦接在所述節點和所述第二電源電壓端子之間。

4.根據權利要求2所述的圖像像素，還包括：

第一晶體管，所述第一晶體管沿著所述第一復位路徑耦接；

第二晶體管，所述第二晶體管沿著所述第二復位路徑耦接；和

邏輯電路，所述邏輯電路被配置為生成用于所述第一晶體管的柵極端子的第一控制信號和用于所述第二晶體管的柵極端子的第二控制信號，其中所述第一控制信號是所述第二控制信號的反相型式。

5.根據權利要求4所述的圖像像素，還包括：

讀出路徑，所述讀出路徑將所述單光子雪崩二極管耦接到讀出電路；和

延遲電路，所述延遲電路沿著所述讀出路徑插置，其中所述延遲電路具有耦接到所述邏輯電路的輸入。

6.根據權利要求5所述的圖像像素，還包括：

緩沖電路，所述緩沖電路沿著所述讀出路徑插置在所述延遲電路和所述讀出電路之間，其中所述緩沖電路具有耦接到所述邏輯電路的輸出，并且所述邏輯電路被配置為基于從所述延遲電路的所述輸入和所述緩沖電路的所述輸出接收的信號來生成所述第一控制信號和所述第二控制信號；

第三晶體管，所述第三晶體管沿著所述第一復位路徑與所述第一晶體管串聯耦接，其中所述延遲電路的輸出耦接到所述第三晶體管的柵極端子；和

切換電路，所述切換電路可操作為將所述延遲電路的所述輸入耦接到第三電源電壓端子，并且可操作為將所述延遲電路的輸出耦接到所述第二電源電壓端子。

7.一種半導體器件，包括：

像素，所述像素包括：

單光子雪崩二極管，所述單光子雪崩二極管具有耦接到電源電壓端子的第一端子和耦接到節點的第二端子，其中所述節點響應于入射光子被上拉至第一電壓；

第一晶體管，所述第一晶體管耦接到所述節點，并且所述第一晶體管可操作為將所述節點下拉至第二電壓；和

第二晶體管，所述第二晶體管耦接到所述節點，并且所述第二晶體管可操作為將所述節點下拉至所述第二電壓。

8.根據權利要求7所述的半導體器件，其中所述像素包括與所述第一晶體管串聯耦接的第三晶體管，并且其中所述第一晶體管和所述第三晶體管可操作為將所述節點下拉至所述第二電壓。

9.根據權利要求8所述的半導體器件，其中所述像素包括：

讀出電路，所述讀出電路耦接到所述節點；

延遲電路，所述延遲電路插置在所述節點和所述讀出電路之間；

上拉晶體管，所述上拉晶體管將所述節點耦接到第一附加的電源電壓端子；和

下拉晶體管，所述下拉晶體管將所述延遲電路的輸出耦接到第二附加的電壓端子，其中所述上拉晶體管和所述下拉晶體管在所述像素未激活時啟用。

10.根據權利要求8所述的半導體器件，其中所述像素包括讀出路徑，其中所述第一晶體管是基于沿著所述讀出路徑生成的第一信號來被控制的，其中所述第二晶體管是基于沿著所述讀出路徑生成的第二信號來被控制的，并且其中所述第三晶體管是基于沿著所述讀出路徑生成的第三信號來被控制的。