[發明專利]半導體結構及其形成方法

有效

• 申請號: 201911382896.3
• 申請日: 2019-12-27
• 公開（公告）號: CN113053751B
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 張海洋;劉盼盼
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L27/088;H01L21/8234
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，形成方法包括：在第一柵極結構的側壁形成第一側墻，第一側墻材料的介電常數大于或等于10；在第一區域第一側墻兩側的基底中形成第一源漏摻雜區；在第二區域的第二柵極結構兩側的基底中形成第二源漏摻雜區；形成第一側墻膜，第一側墻膜材料的介電常數小于或等于5；對第一側墻膜進行改性處理，適于提高第一側墻膜的致密度，位于第一源漏摻雜區、第二源漏摻雜區和基底表面的經改性處理后的第一側墻膜作為刻蝕阻擋層，位于第一側墻和第二柵極結構側壁未經改性處理的第一側墻膜作為第二側墻；形成層間介質層；去除高于第一柵極結構和第二柵極結構的第一側墻膜。本發明有利于提高器件的性能以及工藝整合度和工藝兼容性。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(Pinch?off)溝道的難度也越來越大，使得亞閾值漏電(Subthreshold?leakage)現象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括用于形成PMOS器件的第一區域和用于形成NMOS器件的第二區域；在所述第一區域的基底上形成第一柵極結構；在所述第二區域的基底上形成第二柵極結構；在所述第一柵極結構的側壁上形成第一側墻，所述第一側墻的材料的介電常數大于或等于10；在所述第一區域的第一側墻兩側的基底中形成第一源漏摻雜區；在所述第二區域的第二柵極結構兩側的基底中形成第二源漏摻雜區；形成第一側墻膜，位于所述第一源漏摻雜區、第二源漏摻雜區和基底的表面、所述第一側墻和第二柵極結構的側壁、以及所述第一側墻、第一柵極結構和第二柵極結構的頂部，所述第一側墻膜的材料的介電常數小于或等于5；對位于所述第一源漏摻雜區、第二源漏摻雜區和基底的表面的第一側墻膜進行改性處理，適于提高所述第一側墻膜的致密度，位于所述第一源漏摻雜區、第二源漏摻雜區和基底表面的經改性處理后的第一側墻膜用于作為刻蝕阻擋層，位于所述第一側墻和第二柵極結構側壁未經改性處理的第一側墻膜用于作為第二側墻；在所述第一柵極結構和第二柵極結構側部的基底上形成層間介質層，所述層間介質層覆蓋所述第二側墻的側壁以及刻蝕阻擋層；去除高于所述第一柵極結構和第二柵極結構的第一側墻膜，露出所述第一柵極結構和第二柵極結構的頂部。