[發明專利]FPGA邏輯綜合中實現扇出優化的方法及裝置、系統

有效

• 申請號: 201911378431.0
• 申請日: 2019-12-27
• 公開（公告）號: CN111177991B
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 劉奎;王維;王寧;宋寧;劉建華
• 申請（專利權）人: 廣東高云半導體科技股份有限公司
• 主分類號: G06F30/343
• 分類號: G06F30/343;G06F30/327;G06F30/337
• 代理公司: 廣州三環專利商標代理有限公司 44202
• 代理人: 肖宇揚;江銀會

本發明公開了FPGA邏輯綜合中實現扇出優化的方法及裝置、系統，包括：后端處理裝置讀取綜合后網表后判斷綜合后網表中的扇出器件數量是否滿足后端需求；若否，則生成扇出優化導向信息以提供給前端邏輯綜合裝置；當獲取到扇出優化導向信息時，前端邏輯綜合裝置根據扇出優化導向信息對綜合后網表中的扇出器件執行扇出優化操作以生成新的綜合后網表，綜合后網表用于提供給后端處理裝置。可見，實施本發明能夠通過后端處理裝置基于其需求引導前端邏輯綜合裝置優化扇區器件，為扇區器件優化提供了準確的優化依據，不僅有利于提高扇出優化方法的通用性和優化效率，還能夠提高扇出優化的結果與后端需求的匹配度，進而有利于提高邏輯綜合的質量。

技術領域

本發明涉及FPGA技術領域，尤其涉及一種FPGA邏輯綜合中實現扇出優化的方法及裝置、系統。

背景技術

FPGA(Field-Programmable Gate Array，現場可編程門陣列)的設計流程是利用EDA(Electronics Design Automation，電子設計自動化)開發軟件和編程工具對FPGA芯片進行開發的過程。EDA開發軟件的開發流程主要包括前端的邏輯綜合流程及后端的布局布線、時序分析和功耗分析等流程，其中，邏輯綜合流程具體為通過設計編譯、邏輯推理、邏輯優化和技術映射等流程將寄存器轉換級電路(Register Transfer Level，RTL)源碼轉換為綜合后網表，該綜合后網表中描述了所需的器件模型以及器件之間的連接關系，且器件之間通過信號進行連接，一條信號包含了一個驅動器件和多個扇出器件，一條信號包括的扇出器件過多將會對后端的布局布線、時序分析等造成影響，進而會導致布局難度增加、繞線失敗、時序難以提高等問題。

為了解決上述問題，當前通常采用通用的扇出優化方法優化扇出器件的數量。然而實踐發現，當前的扇出優化方法雖然可以保證扇出器件數量的全局大小，但是很難保證扇出優化后的局部結果能夠滿足后端需求。可見，當前的扇出優化方法存在扇出優化后的結果與后端需求的匹配度低的問題。

發明內容

本發明所要解決的技術問題在于，提供一種FPGA邏輯綜合中實現扇出優化的方法及裝置、系統，能夠通過后端需求引導扇出優化，提高了扇出優化后的結果與后端需求的匹配度。

為了解決上述技術問題，本發明實施例第一方面公開了一種FPGA邏輯綜合中實現扇出優化的方法，所述方法包括：

后端處理裝置讀取前端邏輯綜合裝置生成的綜合后網表，并判斷所述綜合后網表中的扇出器件數量是否滿足后端需求；當判斷出所述綜合后網表中的扇出器件數量不滿足所述后端需求時，生成扇出優化導向信息，所述扇出優化導向信息用于提供給所述前端邏輯綜合裝置；

當獲取到所述后端處理裝置生成的所述扇出優化導向信息時，所述前端邏輯綜合裝置根據所述扇出優化導向信息對所述綜合后網表中的扇出器件執行扇出優化操作以生成新的綜合后網表；

其中，所述前端邏輯綜合裝置生成的所述綜合后網表用于提供給所述后端處理裝置。

作為一種可選的實施方式，在本發明實施例第一方面中，所述扇出優化導向信息包括所述綜合后網表中需要執行扇出優化操作的至少一個位置區域、所述綜合后網表中需要執行扇出優化操作的至少一個位置區域中每個所述位置區域處需要執行扇出優化操作的至少一個目標信號、所述綜合后網表中需要執行扇出優化操作的至少一個位置區域中每個所述位置區域處需要執行扇出優化操作的每個目標信號對應的扇出優化方向中的至少一種。

作為一種可選的實施方式，在本發明實施例第一方面中，所述前端邏輯綜合裝置根據所述扇出優化導向信息對所述綜合后網表中的扇出器件執行扇出優化操作以生成新的綜合后網表，包括：

所述前端邏輯綜合裝置根據所述扇出優化導向信息對所述綜合后網表中的扇出器件執行扇出優化操作，得到扇出優化結果；

所述前端邏輯綜合裝置將所述扇出優化結果更新至所述綜合后網表中以生成新的綜合后網表。