[發(fā)明專利]基于FPGA的數(shù)據(jù)計(jì)算方法和裝置

有效

• 申請?zhí)枺?/td>: 201911377108.1
• 申請日: 2019-12-27
• 公開（公告）號: CN111142840B
• 公開（公告）日: 2023-06-09
• 發(fā)明（設(shè)計(jì)）人: 焦黎;李遠(yuǎn)超;蔡權(quán)雄;牛昕宇
• 申請（專利權(quán)）人: 深圳鯤云信息科技有限公司
• 主分類號: G06F7/544
• 分類號: G06F7/544
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

本發(fā)明實(shí)施例公開了一種基于FPGA的數(shù)據(jù)計(jì)算方法和裝置，所述方法包括：根據(jù)第一預(yù)設(shè)規(guī)則，將第一輸入數(shù)據(jù)、第二輸入數(shù)據(jù)、第三輸入數(shù)據(jù)和第四輸入數(shù)據(jù)分別拆分為高位部和低位部；根據(jù)第二預(yù)設(shè)規(guī)則，將第一輸入數(shù)據(jù)、第二輸入數(shù)據(jù)、第三輸入數(shù)據(jù)和第四輸入數(shù)據(jù)的低位部輸入第一計(jì)算模塊進(jìn)行計(jì)算，得到第一輸出數(shù)據(jù)；根據(jù)第三預(yù)設(shè)規(guī)則，對第一輸入數(shù)據(jù)、第二輸入數(shù)據(jù)、第三輸入數(shù)據(jù)和第四輸入數(shù)據(jù)分別拆分的高位部和低位部進(jìn)行分組，將分組后的數(shù)據(jù)輸入第二計(jì)算模塊進(jìn)行計(jì)算，得到第二輸出數(shù)據(jù)；根據(jù)第四預(yù)設(shè)規(guī)則得到最終輸出數(shù)據(jù)。本發(fā)明實(shí)施例實(shí)現(xiàn)了P＝A*B+C*D的計(jì)算，提高了IntelFPGA芯片中DSP計(jì)算模塊在計(jì)算8bit乘加運(yùn)算時的資源利用率。

技術(shù)領(lǐng)域

本發(fā)明實(shí)施例涉及Intel?FPGA的應(yīng)用領(lǐng)域，尤其涉及一種基于FPGA的數(shù)據(jù)計(jì)算方法和裝置。

背景技術(shù)

現(xiàn)場可編程門陣列(Field-Programmable?Gate?Array，F(xiàn)PGA)是一種半定制電路，F(xiàn)PGA芯片的設(shè)計(jì)周期短，開發(fā)費(fèi)用低，小批量系統(tǒng),是提高系統(tǒng)集成度和可靠性的最佳選擇之一。

乘加運(yùn)算在Intel?FPGA上的實(shí)現(xiàn)有兩種方式，第一種是直接使用查找表(Look-Up-Table，LUT)模塊實(shí)現(xiàn)乘法器和加法器，第二種是調(diào)用FPGA上的數(shù)字信號處理(DigitalSignal?Processing，DSP)模塊實(shí)現(xiàn)乘法器和加法器。第一種方式適用于數(shù)據(jù)量小且簡單的乘加運(yùn)算。使用第二種方式時，由于Intel?FPGA上的DSP的位寬固定為18bit*19bit，在設(shè)計(jì)中只需要實(shí)現(xiàn)一個8bit*8bit的運(yùn)算的情況下，一個DSP僅能實(shí)現(xiàn)一個8bit*8bit的運(yùn)算，這種方法對DSP計(jì)算能力的利用率極低，造成了很大的資源浪費(fèi)，同時會限制設(shè)計(jì)中能夠?qū)崿F(xiàn)的乘加運(yùn)算數(shù)量。

因此，如何充分利用FPGA的LUT模塊和DSP模塊的資源來達(dá)到較高的性能是設(shè)計(jì)時面臨的一個重大問題。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明實(shí)施例提供一種基于FPGA的數(shù)據(jù)計(jì)算方法和裝置，以采用IntelFPGA的18bit*19bitDSP實(shí)現(xiàn)高利用率的8bit乘加運(yùn)算。

第一方面，本發(fā)明實(shí)施例提供一種基于FPGA的數(shù)據(jù)計(jì)算方法，包括：

獲取第一輸入數(shù)據(jù)、第二輸入數(shù)據(jù)、第三輸入數(shù)據(jù)和第四輸入數(shù)據(jù)；

根據(jù)第一預(yù)設(shè)規(guī)則，將所述第一輸入數(shù)據(jù)分為第一數(shù)據(jù)低位部和第一數(shù)據(jù)高位部，將所述第二輸入數(shù)據(jù)分為第二數(shù)據(jù)低位部和第二數(shù)據(jù)高位部，將所述第三輸入數(shù)據(jù)分為第三數(shù)據(jù)低位部和第三數(shù)據(jù)高位部，將所述第四輸入數(shù)據(jù)分為第四數(shù)據(jù)低位部和第四數(shù)據(jù)高位部；

根據(jù)第二預(yù)設(shè)規(guī)則，將所述第一數(shù)據(jù)低位部、所述第二數(shù)據(jù)低位部、所述第三數(shù)據(jù)低位部和所述第四數(shù)據(jù)低位部輸入第一計(jì)算模塊進(jìn)行計(jì)算，得到第一輸出數(shù)據(jù)；

根據(jù)第三預(yù)設(shè)規(guī)則，對所述第一數(shù)據(jù)低位部、所述第一數(shù)據(jù)高位部、所述第二數(shù)據(jù)低位部、所述第二數(shù)據(jù)高位部、所述第三數(shù)據(jù)低位部、所述第三數(shù)據(jù)高位部、所述第四數(shù)據(jù)低位部和所述第四數(shù)據(jù)高位部進(jìn)行分組，將分組后的數(shù)據(jù)輸入第二計(jì)算模塊進(jìn)行計(jì)算，得到第二輸出數(shù)據(jù)；

根據(jù)第四預(yù)設(shè)規(guī)則，將所述第一輸出數(shù)據(jù)和所述第二輸出數(shù)據(jù)相加，得到最終輸出數(shù)據(jù)。

進(jìn)一步的，所述第一輸入數(shù)據(jù)、所述第二輸入數(shù)據(jù)、所述第三輸入數(shù)據(jù)和所述第四輸入數(shù)據(jù)都為8位二進(jìn)制數(shù)據(jù)。

進(jìn)一步的，所述根據(jù)第一預(yù)設(shè)規(guī)則，將所述第一輸入數(shù)據(jù)分為第一數(shù)據(jù)低位部和第一數(shù)據(jù)高位部，將所述第二輸入數(shù)據(jù)分為第二數(shù)據(jù)低位部和第二數(shù)據(jù)高位部，將所述第三輸入數(shù)據(jù)分為第三數(shù)據(jù)低位部和第三數(shù)據(jù)高位部，將所述第四輸入數(shù)據(jù)分為第四數(shù)據(jù)低位部和第四數(shù)據(jù)高位部包括：

將所述第一輸入數(shù)據(jù)的低6位設(shè)為所述第一數(shù)據(jù)低位部，將所述第一輸入數(shù)據(jù)的高2位設(shè)為所述第一數(shù)據(jù)高位部；