[發(fā)明專(zhuān)利]OTP存儲(chǔ)器及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201911364749.3
• 申請(qǐng)日: 2019-12-26
• 公開(kāi)（公告）號(hào): CN111129017B
• 公開(kāi)（公告）日: 2022-06-07
• 發(fā)明（設(shè)計(jì)）人: 劉俊文;陳華倫
• 申請(qǐng)（專(zhuān)利權(quán)）人: 華虹半導(dǎo)體（無(wú)錫）有限公司
• 主分類(lèi)號(hào): H01L27/112
• 分類(lèi)號(hào): H01L27/112
• 代理公司: 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司 31211
• 代理人: 郭四華

本發(fā)明公開(kāi)了一種OTP存儲(chǔ)器，單元結(jié)構(gòu)包括：垂直相交的第一有源區(qū)和第二有源區(qū)；在第一有源區(qū)中形成有EDNMOS，在第二有源區(qū)中形成有PMOS；PMOS的溝道區(qū)的主體部分由EDNMOS的漂移區(qū)組成，EDNMOS的第一多晶硅柵作為控制柵，PMOS的第二多晶硅柵為浮柵；利用EDNMOS的漂移區(qū)中形成的熱載流子實(shí)現(xiàn)對(duì)PMOS進(jìn)行編程。本發(fā)明還公開(kāi)了一種OTP存儲(chǔ)器的制造方法。本發(fā)明能實(shí)現(xiàn)高速寫(xiě)入。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別是涉及一種一次可編程(one-timeprogrammable memory,OTP)存儲(chǔ)器；本發(fā)明還涉及一種OTP存儲(chǔ)器的制造方法。

背景技術(shù)

OTP存儲(chǔ)器是常見(jiàn)的一種非揮發(fā)性存儲(chǔ)器(NVM)，在有限密度有限性能的嵌入式NVM方面有較多的應(yīng)用，傳統(tǒng)的電可擦可編程只讀存儲(chǔ)器(EEPROM)、S0NOS、嵌入式閃存(E-Flash)NVM成本昂貴。OTP存儲(chǔ)器與CMOS相容的嵌入式NVM技術(shù)是當(dāng)前工業(yè)界的成功解決方案，并在諸如模擬技術(shù)微調(diào)應(yīng)用中的位元級(jí)一直到數(shù)據(jù)或代碼儲(chǔ)存的千位元等級(jí)取得越來(lái)越廣泛的應(yīng)用。

OTP存儲(chǔ)單元的結(jié)構(gòu)設(shè)計(jì)種類(lèi)很多。具有代表性的主要有3類(lèi)：

第一類(lèi)為電容耦合型：如圖1A所述，是現(xiàn)有第一種OTP存儲(chǔ)器的元器件示意圖；圖1B是圖1A 所對(duì)應(yīng)的版圖示意圖；現(xiàn)有第一種OTP存儲(chǔ)器的單元結(jié)構(gòu)由一個(gè)晶體管2 外加一個(gè)浮柵電容1實(shí)現(xiàn)OTP的基本編程以及電荷存儲(chǔ)的功能。圖1B中的虛線BB’的一側(cè)對(duì)應(yīng)于浮柵電容1、另一側(cè)對(duì)應(yīng)于晶體管2，晶體管2的多晶硅柵和浮柵電容1 的頂部電極共用同一層多晶硅層3，晶體管2的源漏區(qū)和溝道區(qū)所對(duì)應(yīng)的有源區(qū)4和浮柵電容1的底部電極所對(duì)應(yīng)的有源區(qū)4通過(guò)場(chǎng)氧隔離，接觸孔5用于引出器件的電極，如晶體管2的源漏極和柵極，浮柵電容1的下電極。現(xiàn)有第一種OTP存儲(chǔ)器由于浮柵耦合電容的存在，存儲(chǔ)單元面積過(guò)大，不利于千位元等級(jí)的高密度的應(yīng)用。

第二類(lèi)為串聯(lián)晶體管型：如圖2所示，是現(xiàn)有第二種OTP存儲(chǔ)器的結(jié)構(gòu)示意圖；現(xiàn)有第二種OTP存儲(chǔ)器的單元結(jié)構(gòu)為由兩PMOS管6和7串聯(lián)形成的一次性可編程器件單體結(jié)構(gòu)。其中第一PMOS管6作為選通晶體管；第二PMOS管7作為該器件的存儲(chǔ)單元。所述第一PMOS管6的源區(qū)和漏區(qū)都由P+區(qū)組成，所述第一PMOS管6的漏區(qū)和所述第二PMOS管7的源區(qū)共用，所述第一PMOS管6的源區(qū)連接到源線SL，所述第二 PMOS管7的漏區(qū)由P+區(qū)組成且連接到位線BL。所述第一PMOS管6的柵極結(jié)構(gòu)由柵介質(zhì)層如柵氧化層和多晶硅柵疊加而成，所述第一PMOS管6的多晶硅柵為控制柵(CG) 并連接到字線WL，圖2中也采用CG表所述第一PMOS管6的多晶硅柵。所述第二PMOS 管7的柵極結(jié)構(gòu)由柵介質(zhì)層如柵氧化層和多晶硅柵疊加而成，所述第二PMOS管7的多晶硅柵為浮柵(floating gate，F(xiàn)G)，圖2中也采用FG表所述第二PMOS管7的多晶硅柵。編程時(shí)，字線WL和所述源線SL的電壓差是所述第一PMOS管6導(dǎo)通，如所述源線SL為5V，所述字線WL為0V；所述位線BL的電壓如0V會(huì)使所述第一PMOS管 6的漏區(qū)電流進(jìn)入到浮柵下方時(shí)產(chǎn)生熱載流子效應(yīng)并注入到所述浮柵中，從而實(shí)現(xiàn)對(duì)所述第二PMOS管7的編程。編程后的所述第二PMOS管7的閾值電壓會(huì)改變。

第三類(lèi)為電介質(zhì)擊穿型：如圖3所示，是現(xiàn)有第三種OTP存儲(chǔ)器的結(jié)構(gòu)示意圖，包括：形成于有源區(qū)中的溝道區(qū)101，有源區(qū)通過(guò)場(chǎng)氧如淺溝槽場(chǎng)氧102隔離。

柵極結(jié)構(gòu)包括柵氧化層和多晶硅柵104，柵氧化層在橫向上分成了厚柵氧化層103a和薄柵氧化層103b。

在多晶硅柵104的側(cè)面形成有側(cè)墻105。

漏區(qū)106形成于有源區(qū)中并和多晶硅柵104的靠近厚柵氧化層103a一側(cè)的側(cè)墻105的側(cè)面自對(duì)準(zhǔn)。漏區(qū)106還包括輕摻雜漏區(qū)(LDD)，輕摻雜漏區(qū)和多晶硅柵104 的靠近厚柵氧化層103a一側(cè)的側(cè)面自對(duì)準(zhǔn)。

漏區(qū)106通過(guò)接觸孔107連接位線BL，多晶硅柵104連接到字線WL。