[發明專利]具有電磁屏蔽結構的裸芯

在審

• 申請號: 201911361119.0
• 申請日: 2019-12-25
• 公開（公告）號: CN111048488A
• 公開（公告）日: 2020-04-21
• 發明（設計）人: 李景虎;周媛媛;涂航輝;陳日清
• 申請（專利權）人: 廈門億芯源半導體科技有限公司
• 主分類號: H01L23/552
• 分類號: H01L23/552
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 高倩

具有電磁屏蔽結構的裸芯，屬于集成電路技術領域，本發明為解決集成電路常用的電磁屏蔽結構的工藝復雜、成本高的問題。本發明方案：P型襯底上建造集成電路器件DEVICE；在集成電路器件DEVICE周圍緊密有序的建造多層深硅通孔DSV，所述深硅通孔DSV內填充高導電率導體，底端穿透P型襯底的有源層，頂端與物理接地的中間金屬層連接；通過一層或多層中間金屬層連接至頂層金屬層，中間金屬層與頂層金屬層之間通過多排并行的金屬層通孔via連接；任意兩層中間金屬層之間通過多排并行的金屬層通孔via連接；頂層金屬層位于集成電路器件DEVICE正上方。

技術領域

本發明屬于集成電路技術領域。

背景技術

在一塊獨立的襯底上通過多道工序，制造出不同功能的基礎器件DVICE，使用多層金屬將這些基礎器件互連形成模擬集成電路、數字集成電路或者數模混合電路。一些高精度、高靈敏度的模擬電路容易受到數字電路的干擾，芯片外部的其他高頻設備產生的電磁波也將會損害模擬電路輸出信號的完整性，從而降低集成電路的品質也提高了集成電路的設計難度。為了將易受電磁干擾的集成電路與其他電路或者外部空間進行隔絕，常用做法是根據法拉第罩屏蔽原理，在已封裝的芯片外部增加一塊全包圍的金屬板，或者在裸片封裝過程中，封裝腔體內加入屏蔽金屬層。當有高頻信號入射到屏蔽金屬板或屏蔽金屬層時，不斷地反射電磁波，最終將損害降至最小。增加金屬板的方式成本高，增加屏蔽金屬層的方式實現工藝復雜。

發明內容

本發明目的是為了解決集成電路常用的電磁屏蔽結構的工藝復雜、成本高的問題，提供了在集成電路前端設計的電磁屏蔽結構，本發明不僅實現方法簡單，芯片量產后無需封裝就擁有可靠地電磁屏蔽效果。

本發明所述具有電磁屏蔽結構的裸芯提供兩種技術方案：

方案一：采用DSV(Deep Silicon Via，深硅通孔)技術建造屏蔽結構，所述具有電磁屏蔽結構的裸芯包括P型襯底1、集成電路器件DEVICE2、深硅通孔DSV3、中間金屬層4、金屬層通孔via5和頂層金屬層6，P型襯底1物理連接地GND；

P型襯底1上建造集成電路器件DEVICE2；在集成電路器件DEVICE2周圍緊密有序的建造多層深硅通孔DSV3，所述深硅通孔DSV3內填充高導電率導體，深硅通孔DSV3的底端穿透P型襯底1的有源層，深硅通孔DSV3的頂端與物理接地的中間金屬層4連接；深硅通孔DSV3的頂端通過一層或多層中間金屬層4連接至頂層金屬層6，中間金屬層4與頂層金屬層6之間通過多排并行的金屬層通孔via5連接，任意兩層中間金屬層4之間通過多排并行的金屬層通孔via5連接；

中間金屬層4覆蓋面積與多層深硅通孔DSV3的占用區域相匹配；

頂層金屬層6位于集成電路器件DEVICE2正上方，且頂層金屬層6覆蓋面積與最外層深硅通孔DSV3所圍合面積相匹配。

優選地，在集成電路器件DEVICE2中間空曠區域建造深硅通孔DSV3。

優選地，還包括次頂層金屬層7，次頂層金屬層7與頂層金屬層6、中間金屬層4之間都通過多排并行的金屬層通孔via5連接。

優選地，深硅通孔DSV3的底端穿透P型襯底1的有源層，插入深度為P型襯底1厚度的20％-50％。

優選地，深硅通孔DSV3內填充的高導電率導體包括鋁、金、銀或銅；金屬層通孔via5內填充的高導電率導體包括鋁、金、銀或銅。

優選地，在P型襯底1的背面通過制備的導電樹脂層粘接背金8。

優選地，背金8采用鋁、金、銀或銅材質制備。

方案二：采用RDL(Re-Distribution Lines，布線重分布)技術建造屏蔽結構，所述具有電磁屏蔽結構的裸芯包括P型襯底1、集成電路器件DEVICE2和金屬層通孔via5；