[發明專利]多相位時鐘信號相位差檢測電路與方法、數字相位調制系統

有效

• 申請號: 201911359915.0
• 申請日: 2019-12-25
• 公開（公告）號: CN113114227B
• 公開（公告）日: 2023-07-18
• 發明（設計）人: 史明甫;吳順方;馮珅;許俊;蔡新午
• 申請（專利權）人: 瀾至電子科技（成都）有限公司
• 主分類號: H03L7/085
• 分類號: H03L7/085
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 陳珊珊

本申請提供多相位時鐘信號相位差檢測和計算電路與方法、數字相位調制系統。電路包括第一數字時間轉換模塊、第二數字時間轉換模塊、鑒相模塊及狀態機。第一數字時間轉換模塊獲取第一相位時鐘信號并輸出輔助時鐘信號，調節輔助時鐘信號的相位；鑒相模塊對輔助時鐘信號和第二數字時間轉換模塊輸出的目標時鐘信號進行鑒相；狀態機根據鑒相結果反饋控制第一數字時間轉換模塊對輔助時鐘信號的相位調節、第二數字時間轉換模塊對目標時鐘信號的相位調節；在相差等于零時，將第二數字時間轉換模塊的相位調節變化量作為第一相位時鐘信號和第二相位時鐘信號的相位差。本申請解決了時鐘信號之間相位差的檢測和計算，優化了數字相位調制系統的線性度。

技術領域

本申請涉及電路設計領域，特別是涉及多相位時鐘信號相位差檢測和計算電路與方法、數字相位調制系統。

背景技術

數字時間轉換器(Digital-to-Time?Converter，DTC)被廣泛應用于鎖相環、延遲鎖相環、射頻(RF)收發器以及各種接口時鐘電路等模塊中。

DTC用于基于數字輸入來生成參考信號的時間延遲，DTC的延時是由固定延時時間t₀和可變延遲時間組成的，而可變延遲時間是由數字控制字dtc_in和延遲線增益dtc_gain決定的，DTC的延時tdel可以表示為：

tdel＝t₀+dtc_in·dtc_gain

其中固定延遲時間t₀和延遲線增益dtc_gain均隨PVT(Process,Voltage?and/orTemperture，工藝、電壓和/或溫度)變化較大；在實際應用中需要在高頻信號輸入下實現高精度的全周期范圍的DTC，要設計覆蓋全時鐘周期的可變延遲時間，延遲線就需要足夠的量程。然而，隨dtc_in的增大，dtc_gain的線性度會明顯變差。為了減小數控延遲線的延遲時間范圍，可采用多路正交信號通過選擇器輸入到數控延遲線，即多相位輸入數控延遲線。比如：對于正交四相位時鐘信號輸入，數控延遲線的延遲時間范圍只需覆蓋四分之一個周期就可以實現全周期范圍的延遲，同時還能提高數控延遲線的線性度。

但是，目前多相位輸入切換的數控延遲線會面臨由以下問題引起的相位失配問題：

1)多相位輸入之間的相位誤差；

2)信號傳輸過程中產生的相位誤差；

3)相位選擇器在選擇不同相位時產生的相位誤差。

相位失配使得時鐘信號間的實際相位差不再是理想的360°/N(N為多相位時鐘信號的相位數量)，而是存在著或大或小的偏差，不能滿足實際應用的需要。

如圖1A和圖1B所示，多相位時鐘信號發生器(如PLL鎖相環、Divider分頻器、VCO壓控振蕩器)輸出的信號CK_I0與信號CK_I1之間的相位差WHT0、信號CK_I1與信號CK_I2之間的相位差WHT1、信號CK_I(N-1)與信號CK_I0之間的相位差WHT0(N-1)可能各不相同。

因此，需要提供一種能夠檢測并計算出多相位時鐘信號之間相位差的檢測和計算電路與方法、數字相位調制系統與方法，然后數字信號處理或譯碼器可以根據檢測和計算出來的相位差，并結合實際應用，相應調整數字輸出信號，從而抵消多相位時鐘信號之間的相位差與理想值(360/N)之間的誤差。

發明內容

鑒于以上所述現有技術的缺點，本申請提供了時鐘信號相位差檢測和計算電路與方法、數字相位調制系統，用于解決數控延遲線的相位失配問題。