[發明專利]3D存儲器件及其制造方法

在審

• 申請號: 201911355935.0
• 申請日: 2019-12-25
• 公開（公告）號: CN111146209A
• 公開（公告）日: 2020-05-12
• 發明（設計）人: 夏季;霍宗亮;周文斌;徐偉;黃攀;徐文祥
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11573;H01L27/11575;H01L27/11582
• 代理公司: 北京成創同維知識產權代理有限公司 11449
• 代理人: 蔡純;李向英

本申請公開了一種3D存儲器件及其制造方法。該方法包括在半導體襯底上形成柵疊層結構；形成貫穿柵疊層結構的多個溝道柱；形成未貫穿柵疊層結構的至少一個第一頂部選擇柵隔離槽；形成貫穿柵疊層結構的至少一個第一柵線隔離槽，用于將存儲區劃分為多個子區域，多個溝道柱分別位于一個子區域內；在每個子區域內形成分別貫穿柵疊層結構的第一導電結構和第二導電結構，第一導電結構與第二導電結構經第一頂部選擇柵隔離槽電連接。避免了存儲區柵疊層結構變形或傾斜。并且第一導電結構和第二導電結構分別與半導體襯底接觸降低了導電結構的橫向電阻值。

技術領域

本發明涉及存儲器技術，更具體地，涉及3D存儲器件及其制造方法。

背景技術

存儲器件的存儲密度的提高與半導體制造工藝的進步密切相關。隨著半導體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經開發出三維結構的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

在NAND結構的3D存儲器件中，陣列結構包括柵疊層結構、貫穿柵疊層結構的溝道柱以及位于柵線隔離槽中的導電結構，采用柵疊層結構提供選擇晶體管和存儲晶體管的柵極導體層，采用溝道柱提供選擇晶體管和存儲晶體管的溝道層與柵介質疊層，以及采用導電結構實現存儲單元串的互連。然而，現有技術在形成3D存儲器件的過程中，隨著堆疊層數的增加，在形成柵線隔離槽時容易造成存儲區中柵疊層結構變形或者傾斜。

期望進一步改進3D存儲器件的結構及其制造方法，在追求更高存儲密度的同時保證3D存儲器件的穩定性。

發明內容

本發明的目的是提供一種改進的3D存儲器件及其制造方法，提升了3D存儲器件的穩定性。

根據本發明的一方面，提供一種3D存儲器件，包括多個存儲區，每個所述存儲區包括：半導體襯底；柵疊層結構，位于所述半導體襯底上，包括交替堆疊的多個柵極導體層與多個層間絕緣層；貫穿所述柵疊層結構的多個溝道柱；貫穿所述柵疊層結構的至少一個第一柵線隔離槽，用于將所述存儲區劃分為多個子區域，所述多個溝道柱分別位于相應的一個所述子區域內；未貫穿所述柵疊層結構的至少一個第一頂部選擇柵隔離槽；以及第一導電結構和第二導電結構，位于同一個所述子區域內且分別貫穿所述柵疊層結構，其中，所述第一導電結構與所述第二導電結構經所述第一頂部選擇柵隔離槽電連接。

優選地，所述第一導電結構和所述第二導電結構位于所述第一柵線隔離槽內并且與所述柵疊層結構電隔離。

優選地，所述第一導電結構和所述第二導電結構分別與所述半導體襯底接觸。

優選地，所述至少一個第一頂部選擇柵隔離槽位于所述第一柵線隔離槽之間。

優選地，所述第一頂部選擇柵隔離槽中包括用于電連接第一導電結構與所述第二導電結構的第三導電結構，所述第三導電結構與所述柵疊層結構電隔離。

優選地，還包括位于每個子區域的未貫穿所述柵疊層結構的至少一個第二頂部選擇柵隔離槽，以將所述每個子區域中的溝道柱隔開。

優選地，所述第一頂部選擇柵隔離槽沿的寬度大于所述第二頂部選擇柵隔離槽的寬度。

優選地，所述第二頂部選擇柵隔離槽將所述每個子區域中的溝道柱均勻隔開。

優選地，所述柵極導體層的材料包括鎢。