[發明專利]多片電路級聯通信系統

有效

• 申請號: 201911346919.5
• 申請日: 2019-12-24
• 公開（公告）號: CN113032312B
• 公開（公告）日: 2022-07-05
• 發明（設計）人: 鄧軍;唐枋;劉凡;雷昕
• 申請（專利權）人: 中國電子科技集團公司第二十四研究所
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 尹麗云

本發明提供一種多片電路級聯通信系統中，多片電路級聯通信系統的多級子級芯片之間通過菊花鏈方式連接，每級子級芯片的級聯通信接口包括兼容SPI接口的可配置菊花鏈電路結構，通過結合通用SPI通信接口和菊花鏈結構，在同樣SPI通信接口管腳資源的情況下，可實現一顆主控芯片與多顆子級電路芯片級聯通信，主控芯片可對每顆級聯的子級電路芯片進行所有寄存器的寫寄存器、讀寄存器操作，對每顆級聯的子級電路芯片進行不同地址的寄存器寫、讀操作，有選擇性的旁路子級電路芯片等精準的點對點和點對多操作，實現了主控芯片對級聯子級電路芯片的精準管理和控制，有效解決了現有的多片電路級聯通信接口中級聯方案功能單一、無法應用到復雜需求場合的問題。

技術領域

本發明涉及信號處理與通信技術領域，特別是涉及一種多片電路級聯通信系統。

背景技術

隨著科技的發展，面向應用市場的電子系統功能不斷增加，系統上集成的集成電路數量也越來越多，甚至有的電子系統為實現復雜的多通道處理，同樣的集成電路會集成若干顆。這將導致占用同樣的信號管腳連線資源的需求成倍增加，從而對進行最終信號處理的處理器帶來沉重的管腳資源負擔。例如，一個電子系統要集成一顆ADC電路，基于SPI的通信接口最少需要4根(SCLK、CSN、SDI、SDO)管腳資源，如果現在系統功能擴展，需要集成同樣的ADC電路10顆，則需要管腳資源為40根，管腳資源需求就增加了36根，這對一個電子系統管腳資源來說無疑將是一個非常沉重的負擔，甚至可能因為要滿足足夠的管腳資源需求，而更改設計方案以采用更多管腳資源的處理器(DSP或者FPGA等)，這將帶來設計方案更改風險以及成本增加的問題。

目前，為解決上述問題，業界多個廠家已推出支持菊花鏈模式的SPI接口來解決多片級聯問題。例如美國ADI公司的AD7690產品，其SPI接口包括CNV、SCK、SDI和SDO四根信號，如圖1所示，其推薦的級聯解決方案是通過共享使能信號CNV和時鐘信號SCK，以及前級輸出SDO與后級輸入SDI級聯這樣的方式，在驅動能力足夠的情況下，無論多少片AD7690級聯，對于后級的信號處理器，僅僅只提供三根信號接口，從而極大的節省了信號處理器的管腳資源。

但是上述方案以及其他類似級聯解決方案，都只是通過接口信號(CNV、SCK、SDI和SDO)將單片集成電路中的輸出數據以移位的方式順序串行移位輸出，即讀數據；但當需要對單片集成電路中的多個寄存器進行寫配置信息、讀寄存器值以校驗、以及級聯時需要選擇性旁路某片級聯電路等復雜操作時，上述方案就無法滿足了，即上述方案功能單一，無法應用到復雜場合。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種包含兼容SPI接口的可配置菊花鏈電路結構的多片電路級聯通信系統，用于解決上述技術問題。

為實現上述目的及其他相關目的，本發明提供一種多片電路級聯通信系統，其包括主控芯片和多級子級芯片，多級所述子級芯片及所述主控芯片級聯，且多級所述子級芯片之間通過菊花鏈方式連接；

所述主控芯片輸出的串行時鐘和所有所述子級芯片的時鐘輸入端連接，所述主控芯片輸出的片選信號和所有所述子級芯片的片選輸入端連接，所述主控芯片輸出的加載控制信號和所有所述子級芯片的加載控制輸入端連接；

所述主控芯片的串行輸出端與第一級所述子級芯片的串行輸入端連接；除第一級所述子級芯片外，其它所述子級芯片的串行輸入端都和前級所述子級芯片的串行輸出端連接；最后一級所述子級芯片的串行輸出端和所述主控芯片的串行輸入端連接；

每級所述子級芯片的級聯通信接口包括兼容SPI接口的可配置菊花鏈電路結構。

可選地，每級所述子級芯片的旁路輸入端懸空，每級所述子級芯片的旁路輸入端為下拉設計，懸空狀態下為低電平。

可選地，所述兼容SPI接口的可配置菊花鏈電路結構包括：

通用SPI通信接口，分別與所述片選信號、串行時鐘輸入信號、串行輸入信號及復位輸入信號相連，在普通串行通信模式下接收串行數據輸入；