[發明專利]一種可配置矩陣乘法的加速器

有效

• 申請號: 201911342677.2
• 申請日: 2019-12-23
• 公開（公告）號: CN111124360B
• 公開（公告）日: 2022-08-16
• 發明（設計）人: 魏敬和;黃樂天;明小滿
• 申請（專利權）人: 中國電子科技集團公司第五十八研究所
• 主分類號: G06F7/523
• 分類號: G06F7/523;G06F17/16
• 代理公司: 無錫派爾特知識產權代理事務所(普通合伙) 32340
• 代理人: 楊立秋

本發明公開一種可配置矩陣乘法的加速器，屬于片上系統和算法加速器技術領域。該加速器包括拓展指令譯碼器、拓展指令配置寄存器和矩陣乘法運算單元，拓展指令譯碼器將專用的指令處理接口的功能碼和操作碼信息進行譯碼配對，如匹配成功則加速器執行運算，反之，則不執行運算；拓展指令配置寄存器將專用的指令處理接口的源寄存器的數據進行存儲；矩陣乘法運算單元根據拓展指令配置寄存器的信息執行不同規模的矩陣乘法運算。該加速器能夠合理的適應當前SoC設計中拓展指令集的需求，實現指令化加速器，易于與CPU集成。

技術領域

本發明涉及片上系統和算法加速器技術領域，特別涉及一種可配置矩陣乘法的加速器。

背景技術

隨著人工智能、大數據等新興領域的產生和發展，龐大復雜的算法需要進行大量的向量運算，尤其是矩陣乘法運算廣泛存在于大量算法之中。由于大規模矩陣乘法的計算復雜度高、處理效率低，在對算法實時性要求高的場景中，矩陣乘法往往成為限制系統性能的瓶頸所在。

采用加速器輔助運算是當前常用的一種加速方式。由于加速器的專用性，其相對于CPU、GPU具有執行速度相對較快、功耗低、成本低等特點。因此，采用加速器輔助處理器運行復雜的算法的這一加速方式，廣泛應用于當前對成本低、功耗低、算法實時性要求高的SoC設計中。

傳統的矩陣乘法加速器是通過掛在系統的總線上，并且給控制寄存器分配地址，處理器通過給指定的地址寫入控制數據，實現對加速器的控制。然而，當前RISC-V指令集已經支持自定義指令集，以支持指令化加速器，同時ARM也緊隨其后。處理器讀取到拓展指令后，將該指令旁路到拓展的專用指令處理接口。因此，適應于拓展指令集的加速器需要額外的電路處理拓展指令接口的指令信息。指令化加速器由于其與處理器緊密耦合，獲取數據的延遲將會變得更小。設計指令化的加速器，是適應了當前指令集拓展的需求。

發明內容

本發明的目的在于提供一種可配置矩陣乘法的加速器，以解決目前加速器無法適應當前指令集拓展的問題。

為解決上述技術問題，本發明提供一種可配置矩陣乘法的加速器，適應于拓展指令，與處理器通過專用的指令處理接口耦合連接，該加速器包括：

拓展指令譯碼器，將專用的指令處理接口的功能碼和操作碼信息進行譯碼配對，如匹配成功則加速器執行運算，反之，則不執行運算；

拓展指令配置寄存器，將專用的指令處理接口的源寄存器的數據進行存儲；

矩陣乘法運算單元，根據拓展指令配置寄存器的信息執行不同規模的矩陣乘法運算。

可選的，所述加速器能夠訪問內存，所述矩陣乘法運算單元包括有限狀態機，地址生成器、組合邏輯運算單元和乘累加器；

所述有限狀態機由所述拓展指令譯碼器的使能信號啟動，根據所述拓展指令配置寄存器的配置信息，依次執行乘累加運算；

開始運算后，所述地址生成器根據當前運算的數據所在的位置，自動生成下一次運算數據的地址；所述有限狀態機控制地址生成器輸出矩陣A的數據地址、矩陣B的數據地址、結果矩陣地址三個地址中的一個，并且使用讀/寫控制信號加以配合；從內存中讀到的數據，經過仲裁器的選擇，分配到組合邏輯運算單元的兩個輸入端；組合邏輯運算單元的結果輸入到乘累加器中并使能乘累加器，同時有限狀態機判斷當前是否計算完成矩陣的一行數據乘一列數據；

如果完成，所述地址生成器輸出目標矩陣的地址并且使能寫內存信號，將乘累加的結果寫入內存中并清零乘累加器；如果未完成一行一列的計算，則繼續讀取矩陣的數據進行運算；運算完成后，輸出一個完成信號表明計算已完成。

可選的，所述有限狀態機包括空閑、讀取A矩陣數據、讀取B矩陣數據、累加計算結果和寫回計算結果5個狀態；

在空閑狀態下，等待拓展指令譯碼器的使能信號，信號有效時，加速器開始運算，進入到讀矩陣A數據狀態；