[發明專利]一種基于FPGA的透明傳輸SDH總線數據的方法

有效

• 申請號: 201911335731.0
• 申請日: 2019-12-23
• 公開（公告）號: CN110995390B
• 公開（公告）日: 2020-10-30
• 發明（設計）人: 張小輝;龔華達;覃勇;白楊
• 申請（專利權）人: 中國電子科技集團公司第三十四研究所
• 主分類號: H04J3/08
• 分類號: H04J3/08;H04L12/40
• 代理公司: 桂林市華杰專利商標事務所有限責任公司 45112
• 代理人: 楊雪梅

1.一種基于FPGA的透明傳輸SDH總線數據的方法，其特征在于，利用2對FPGA差分IO管腳，采用SDR技術實現對1路總線數據的雙向傳輸或采用DDR技術實現對2路總線數據的雙向傳輸，通過可編程器件FPGA與TelecomBus總線接口、200MHz時鐘相連接，FPGA的差分IO通過連接器或者直接與另一片FPGA的差分IO相連接，包括如下步驟：

1）TelecomBus總線-差分IO方向的處理，步驟如下：

1-1）首先利用TelecomBus總線的隨路19.44MHz時鐘將該總線的8bit數據、1bit J0J1信號和1bit PL信號合并成10bit數據，并進行5b/6b編碼；

1-2）將編碼后的數據送入發送緩存；

1-3）從緩存中讀取出6bit數據，利用OSERDES進行并/串轉換，若需要將2路總線通過1對差分引腳進行輸出，則ODDR數據格式采用DDR，否則采用SDR；

1-4）將223.28Mbit/s串行bit流通過OBUFDS輸出至差分引腳，輸出差分信號；

2）差分IO-TelecomBus總線方向的處理，步驟如下：

2-1）從FPGA的差分IO接口接收數據，將接收到的數據轉換成單端信號；

2-2）對單端信號進行串/并轉換，得到6bit并行數據；

2-3）設計移位寄存器，將步驟2-2）得到的6bit并行數據循環移入移位寄存器中，從移位寄存器中截取6bit將其送入6b/5b解碼模塊進行6b/5b解碼，解碼后得到5bit并行數據；

2-4）將解碼后得到的5bit并行數據恢復成10bit TelecomBus總線，并進行同步檢測；

2-5）利用TelecomBus總線的A1A2字節和J0脈沖的周期性特性，對移位寄存器的6bit截取和對輸入采樣延時進行調整控制，當在某種6bit截取控制和采樣延時調整設置組合下，TelecomBus總線的A1A2字節和J0脈沖滿足要求，鎖定當前控制參數，將6b5b解碼后的數據送入接收緩存；

2-6）從接收緩存中讀出數據，并恢復成TelecomBus總線；

所述的同步檢測，是利用TelecomBus總線中內嵌的A1A2字節和J0脈沖的周期性特性，當連續3幀在指定位置均能定位指定A1A2字節或J0脈沖信號才認為真正同步；當連續3幀在指定位置均未能定位指定A1A2字節或J0脈沖信號才認為真正失步；

所述的對移位寄存器的6bit截取和對輸入采樣延時進行調整控制，是利用TelecomBus總線幀結構及125us幀頻的特征對其進行控制，具體步驟如下：

（1）首先開啟一個500us的時間窗口，保證在該窗口內可以完成對同步狀態的檢測；

（2）若在該時間窗口內已經同步，則認為采樣參數1和移位控制參數可信，進入步驟（3），否則進入步驟（5）；

（3）繼續逐步調整采樣延時參數，在500us時間窗口內檢測其失步狀態，記錄進入失步狀態的采樣參數2；

（4）取采樣參數1和采樣參數2的中間值，作為最佳采樣參數，并鎖存該參數，只有當失步或復位時，才解鎖該參數；

（5）當步驟（2）的時間窗口內沒有同步，則開始調整移位寄存器的截取bit，然后在500us的時間窗口重新檢測同步；

（6）若移位6次仍然沒有檢測到同步，則開始調整串/并轉換的采樣延時控制參數，重復步驟（2）至步驟（5），直到同步，此時鎖存采樣參數1和移位控制參數，然后重復步驟（3）和步驟（4），并最終完成對最佳采樣參數的獲?。?/p>

所述的采樣參數1和采樣參數2為輸入采樣延時參數。