[發明專利]半導體器件

在審

• 申請號: 201911333701.6
• 申請日: 2019-12-23
• 公開（公告）號: CN112308218A
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 宋清基
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 許偉群;郭放

一種半導體器件包括核心輸出驅動器，焊盤輸入驅動器和算術結果數據生成電路。當執行算術操作時，核心輸出驅動器將從核心區域輸出的第一數據傳輸到全局輸入/輸出(I/O)線。當執行算術操作時，焊盤輸入驅動器將通過焊盤區域輸入的第二數據傳輸到全局I/O線。算術結果數據生成電路通過全局I/O線順序地接收第一數據和第二數據，來生成核心數據和焊盤數據。算術結果數據生成電路還基于核心數據和焊盤數據執行用在神經網絡中的算術操作以生成算術數據。

相關申請的交叉引用

本申請要求2019年7月24日向韓國知識產權局提交的申請號為10-2019-0089879的韓國申請的優先權，其通過引用整體合并于此。

技術領域

本公開的實施例涉及提供神經網絡的半導體器件。

背景技術

在神經網絡中，被數學建模為類似于人腦的神經元相互連接以形成網絡。近來，神經網絡技術已經得到了快速發展。因此，大量的工作集中于在各種電子設備中使用神經網絡技術分析輸入數據并提取有用的信息。

發明內容

根據一個實施例，半導體器件包括核心輸出驅動器、焊盤輸入驅動器和算術結果數據生成電路。核心輸出驅動器被配置為：當執行算術操作時，將從核心區域輸出的第一數據傳輸到全局輸入/輸出(I/O)線。焊盤輸入驅動器被配置為：當執行算術操作時將通過焊盤區域輸入的第二數據傳輸到全局I/O線。算術結果數據生成電路被配置為：通過全局I/O線順序地接收第一數據和第二數據來分別生成核心數據和焊盤數據，另外，算術結果數據生成電路被配置為基于核心數據和焊盤數據來執行在神經網絡中使用的算術操作以生成算術數據。

根據另一個實施例，一種半導體器件包括第一核心輸出驅動器、第二核心輸出驅動器、焊盤輸入驅動器和算術結果數據生成電路。第一核心輸出驅動器被配置為：當執行算術操作時將從第一核心區域輸出的第一數據傳輸到第一全局輸入/輸出(I/O)線。第二核心輸出驅動器被配置為：當執行算術操作時將從第二核心區域輸出的第二數據傳輸到第二全局I/O線。焊盤輸入驅動器被配置為：在執行算術操作時將通過焊盤區域輸入的第三數據傳輸到第一全局I/O線和第二全局I/O線。算術結果數據生成電路被配置為通過第一全局I/O線和第二全局I/O線來接收第一數據和第二數據，以生成核心數據；被配置為通過第一全局I/O線和第二全局I/O線來接收第三數據，以生成焊盤數據；并且被配置為基于核心數據和焊盤數據來執行在神經網絡中使用的算術操作以生成算術數據。

根據又一個實施例，一種半導體系統包括命令解碼器和神經網絡電路。命令解碼器被配置為：當執行算術操作時生成核心輸出脈沖、第一鎖存器控制脈沖、焊盤輸入脈沖、第二鎖存器控制脈沖和第三鎖存器控制脈沖。神經網絡電路被配置為：當核心輸出脈沖被創建時，將儲存在核心區域中的第一數據傳輸到全局輸入/輸出(I/O)線；被配置為：當第一鎖存器控制脈沖被創建時，鎖存傳輸到全局I/O的第一數據，來生成核心數據；被配置為：當焊盤輸入脈沖被創建時，將通過焊盤區域輸入的第二數據傳輸到全局I/O線；并且被配置為：當第二鎖存器控制脈沖被創建時，鎖存傳輸到全局I/O線的第二數據，來生成焊盤數據。

根據又一個實施例，一種半導體系統包括命令解碼器和神經網絡電路。命令解碼器被配置為：當執行算術操作時生成選擇信號、核心輸出脈沖、第一鎖存器控制脈沖、焊盤輸入脈沖、第二鎖存器控制脈沖和第三鎖存器控制脈沖。神經網絡電路被配置為：當核心輸出脈沖被創建時，將儲存在第一核心區域中的第一數據傳輸到第一全局輸入/輸出(I/O)線、或將儲存在第二核心區域中的第二數據傳輸到第二全局I/O線；被配置為：當第一鎖存器控制脈沖被創建時，鎖存傳輸到第一全局I/O線的第一數據來生成核心數據、或鎖存傳輸到第二全局I/O線的第二數據來生成核心數據；被配置為：當焊盤輸入脈沖被創建時，將通過焊盤區域輸入的第三數據傳輸到第一全局I/O線和第二全局I/O線；并且被配置為：當第二鎖存器控制脈沖被創建時，鎖存傳輸到第一全局I/O線和第二全局I/O線的第三數據，來生成焊盤數據。

附圖說明