[發明專利]針對集成電路設計的模型確定方法、裝置及終端

有效

• 申請號: 201911324062.7
• 申請日: 2019-12-20
• 公開（公告）號: CN111221690B
• 公開（公告）日: 2023-09-22
• 發明（設計）人: 胡偉;朱巖
• 申請（專利權）人: 北京天下行知科技有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F30/343;G01R31/28
• 代理公司: 廣州嘉權專利商標事務所有限公司 44205
• 代理人: 景鵬;何爽

1.一種針對集成電路設計的模型確定方法，其特征在于，包括：

確定待測試的集成電路設計對應的門級網表；

將所述門級網表與預存儲的模型庫進行匹配，確定多個子時間信息流模型，所述模型庫包括多個子時間信息流模型，以及相應的查詢表，所述查詢表包括多個所述子時間信息流模型與各自對應的基本邏輯單元間的對應關系；

基于所述門級網表中多個基本邏輯單元相互間的連接關系，將多個所述子時間信息流模型進行連接處理，得到針對所述集成電路設計的時間信息流模型；

任一子時間信息流模型包括與該任一子時間信息流模型對應的運算規則，運算規則為多個輸入信號各自的值、多個輸入信號各自的輸入時間屬性標簽，以及該任一子時間信息流模型針對多個輸入信號輸出的輸出時間屬性標簽之間的對應關系。

2.根據權利要求1所述的針對集成電路設計的模型確定方法，其特征在于，所述將所述門級網表與預存儲的模型庫進行匹配之前，所述方法還包括：

確定針對任一子時間信息流模型的多個輸入信號各自的輸入時間屬性標簽；

當確定輸入至該任一子時間信息流模型對應的，基本邏輯單元的邏輯函數的多個所述輸入信號各自的值時，確定所述邏輯函數針對多個所述輸入信號輸出的第一信號輸出值；

當輸入至所述與所述邏輯函數對應的子時間信息流模型的多個所述輸入信號中任一輸入信號的值發生改變時，確定所述與所述邏輯函數對應的子時間信息流模型，針對多個所述輸入信號輸出的第二信號輸出值；

若所述第一信號輸出值與所述第二信號輸出值不一致，則將所述輸入信號中取值發生改變的輸入信號，確定為所述與所述邏輯函數對應的子時間信息流模型對應的關鍵輸入信號，直至得到所述與所述邏輯函數對應的子時間信息流模型的多個關鍵輸入信號；

基于多個所述關鍵輸入信號各自的值，以及相應的輸入時間屬性標簽，并依據該任一子時間信息流模型針對多個所述關鍵輸入信號輸出的，輸出時間屬性標簽，確定該任一子時間信息流模型對應的運算規則。

3.根據權利要求1或2所述的針對集成電路設計的模型確定方法，其特征在于，任一子時間信息流模型對應的基本邏輯單元包括以下至少一項：

與門、非門、或門、觸發器。

4.根據權利要求1所述的針對集成電路設計的模型確定方法，其特征在于，所述將所述門級網表與預存儲的模型庫進行匹配，確定多個子時間信息流模型，包括：

基于所述查詢表，確定與所述門級網表中多個所述基本邏輯單元分別匹配的子時間信息流模型的模型標簽；

依據所述與門級網表中多個基本邏輯單元分別匹配的子時間信息流模型的模型標簽，確定多個所述子時間信息流模型。

5.根據權利要求1所述的針對集成電路設計的模型確定方法，其特征在于，所述確定待測試的集成電路設計對應的門級網表，包括以下至少一項：

依據當前電路設計工具，確定待測試的集成電路設計對應的門級網表；

依據預設接口,獲取針對待測試的集成電路設計的門級網表文件，確定待測試的集成電路設計對應的門級網表。

6.根據權利要求1所述的針對集成電路設計的模型確定方法，其特征在于，所述方法還包括：

依據針對所述集成電路設計的時間信息流模型，以及多個輸入條件，對所述集成電路設計進行分析，任一輸入條件包括多個測試輸入信號各自的值，以及多個測試輸入信號各自的時間屬性標簽。