[發明專利]迭代估計硬件

有效

• 申請號: 201911317864.5
• 申請日: 2019-12-19
• 公開（公告）號: CN111352607B
• 公開（公告）日: 2023-02-21
• 發明（設計）人: 托馬斯·羅斯;馬克斯·佛萊布格豪斯;羅伯特·麥克基米
• 申請（專利權）人: 想象技術有限公司
• 主分類號: G06F7/575
• 分類號: G06F7/575;G06F7/552
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 陸建萍;楊明釗

1.一種用于處理器的算術邏輯單元中的函數估計硬件邏輯單元，所述函數估計硬件邏輯單元布置成在硬件邏輯中計算輸入值d的函數的改進估計值x_n+1，其中所述函數是并且所述硬件邏輯包括：

第一輸入，其布置成接收所述輸入值d；

第二輸入，其布置成接收所述輸入值的所述函數的估計值x_n；以及

輸出，其布置成輸出所述輸入值的所述函數的所述改進估計值x_n+1；以及

乘法器和加法硬件塊的組合，其在硬件電路系統中配置成實施m階多項式以通過m階收斂來確定所述改進估計值x_n+1，其中所述m階多項式能夠表達為：

其中i和m是自然數，其中m2，其中是二項式系數并且在j(m-1)的情況下等于零，其中m和i具有除m＝3和i＝2以外的任何值的組合。

2.根據權利要求1所述的函數估計硬件邏輯單元，其中m不等于二的冪。

3.根據權利要求1所述的函數估計硬件邏輯單元，其中m＝3。

4.根據權利要求1所述的函數估計硬件邏輯單元，其中m3。

5.根據權利要求4所述的函數估計硬件邏輯單元，其中m＝4。

6.根據前述權利要求中任一項所述的函數估計硬件邏輯單元，其中i＝1，使得所述m階多項式能夠表達為：

7.根據權利要求6所述的函數估計硬件邏輯單元，其中m＝3，使得所述m階多項式能夠表達為：

x_n+1＝x_n(3-3dx_n+d²x_n²)。

8.根據權利要求7所述的函數估計硬件邏輯單元，其中在硬件電路系統中配置成實施所述m階多項式的所述乘法器和加法硬件塊的組合包括：

第一硬件邏輯級，其包括乘法器(204A)，所述乘法器包括布置成接收所述輸入值d的第一輸入和布置成接收所述輸入值的所述函數的估計值x_n的第二輸入以及輸出；

第二硬件邏輯級，其包括平方函數邏輯塊(210A)，所述平方函數邏輯塊包括連接到所述第一硬件邏輯級的所述輸出的輸入以及輸出；

第三硬件邏輯級，其包括乘法器(204B)和加法器(206A)以及輸出，所述乘法器包括連接到所述第一硬件邏輯級的所述輸出的輸入以及輸出，并且所述加法器包括連接到所述第二硬件邏輯級和所述第三硬件邏輯級中的所述乘法器的所述輸出的輸入；以及

第四硬件邏輯級，其包括乘法器(204C)以及輸出，所述乘法器包括布置成接收所述輸入值的所述函數的估計值x_n的第一輸入和連接到所述第三硬件邏輯級的所述輸出的第二輸入。