[發明專利]多核CPU系統下時序波形控制方法、系統、設備及介質

有效

• 申請號: 201911310827.1
• 申請日: 2019-12-18
• 公開（公告）號: CN111045476B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 林劍森
• 申請（專利權）人: 湖南國科微電子股份有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12;G06F9/48
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 王雨

本申請公開了一種多核CPU系統下時序波形控制方法、系統、設備及介質，應用于目標CPU，將目標定時器的定時器進程交付至另一CPU后，繼續對定時器進程進行處理；判斷是否滿足預設條件，若是，則結束對定時器進程的處理。本申請提供的多核CPU系統下時序波形控制方法中，目標CPU將目標定時器的定時器進程交付給另一CPU后，繼續對定時器進程進行處理，從而使得目標CPU可以繼續輸出目標定時器的時序波形，保證了在另一CPU激活目標定時器的期間，多核CPU系統仍然可以輸出時序波形，保證了時序波形的持續性。本申請提供的一種多核CPU系統下時序波形控制系統、設備及計算機可讀存儲介質也解決了相應技術問題。

技術領域

本申請涉及電子電路及半導體技術領域，更具體地說，涉及多核CPU系統下時序波形控制方法、系統、設備及介質。

背景技術

在電子電路及半導體技術領域中，芯片一般會帶有一路或幾路外設功能模塊，然而，在實際應用中，仍會出現芯片外設不足甚至缺失的現象，此時，可以采用軟件控制GPIO(General-purpose input/output，通用型之輸入輸出)接口來模擬外設時序以達到預期效果。

現有的一種采用軟件控制GPIO接口來模擬外設時序的方法是：使用操作系統中的定時器來模擬外設時序。然而，由于現有的操作系統可能為多核CPU系統，并且可能進行CPU(central processing unit，中央處理器)核間的進程調度，也即可能將模擬外設時序的進程由一個CPU核調度到另一個CPU核，而CPU核激活模擬外設時序需要一定時長，由此使得多核CPU系統輸出的時序波形的持續性較差。

綜上所述，如何提高多核CPU系統輸出的時序波形的持續性是目前本領域技術人員亟待解決的問題。

發明內容

本申請的目的是提供一種多核CPU系統下時序波形控制方法，其能在一定程度上解決如何提高多核CPU系統輸出的時序波形的持續性的技術問題。本申請還提供了一種多核CPU下時序波形控制系統、設備及計算機可讀存儲介質。

為了實現上述目的，本申請提供如下技術方案：

一種多核CPU系統下時序波形控制方法，應用于目標CPU，包括：

將目標定時器的定時器進程交付至另一CPU后，繼續對所述定時器進程進行處理；

判斷是否滿足預設條件，若是，則結束對所述定時器進程的處理。

優選的，所述繼續對所述定時器進程進行處理，包括：

對所述定時器進程進行克隆，得到克隆定時器進程；

將所述克隆定時器進程標記為虛擬進程；

創建載體進程，對所述虛擬進程進行處理。

優選的，所述繼續對所述定時器進程進行處理，包括：

按照固定頻率繼續對所述定時器進程進行處理。

優選的，所述按照固定頻率繼續對所述定時器進程進行處理，包括：

基于所述固定頻率確定待執行指令數；

在所述定時器進程中，確定出與所述待執行指令數相對應的待執行指令；

按照所述固定頻率對所述待執行指令進行處理。

優選的，所述基于所述固定頻率確定待執行指令數，包括：

獲取所述目標定時器的定時器頻率；

基于所述固定頻率及所述定時器頻率確定所述待執行指令數。

優選的，所述基于所述固定頻率及所述定時器頻率確定所述待執行指令數，包括：