[發明專利]一種參考時鐘信號注入鎖相環電路及消除失調方法

有效

• 申請號: 201911310040.5
• 申請日: 2019-12-18
• 公開（公告）號: CN112994687B
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 史明甫;馮珅;吳順方;許俊;蔡新午
• 申請（專利權）人: 瀾至科技（上海）有限公司
• 主分類號: H03L7/089
• 分類號: H03L7/089
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 徐秋平

本發明提供一種參考時鐘信號注入鎖相環電路及消除失調方法，包括第一脈沖生成器、第二脈沖生成器、狀態機、脈沖選擇放大電路、壓控延遲線、零失配鑒相器和濾波器，組成失調消除環路、鎖相環路、壓控振蕩環路和注入鎖相環路；狀態機斷開鎖相環路和壓控振蕩環路，啟用失調消除環路以采用第一脈沖生成器的信號來校正零失配鑒相器；狀態機啟用鎖相環路和壓控振蕩環路，用校正后的零失配鑒相器來鎖定第二脈沖生成器的信號；狀態機將所述鎖相環路切換到所述注入鎖相環路，啟用注入鎖相環路，用于注入第一脈沖生成器的第一脈沖信號。本發明的參考時鐘信號注入鎖相環電路及消除失調方法解決了參考時鐘信號注入環路的相位失配問題。

技術領域

本發明涉及電子電路的技術領域，特別是涉及一種參考時鐘信號注入鎖相環電路及消除失調方法。

背景技術

如圖1所示，現有技術中參考時鐘信號注入鎖相環電路包括脈沖生成器(SlotGen)、鑒相器(Phase Detector)、濾波器(Filter)、壓控振蕩器(Voltage ControlledOscillator，VCO)和鎖頻環(Frequency Lock Loop，FLL)。其中，由于參考注入鎖相環是在不斷開環形振蕩器的情況下，直接注入參考時鐘信號，參考脈沖PUL_REFP與注入參考脈沖之前的壓控振蕩器的輸出信號之間存在相位差tos，會導致參考脈沖PUL_REFP注入后的壓控信號VCO_NEW的時鐘雜散非常大。

圖2示出了現有技術中的參考時鐘信號注入相位誤差引起時鐘雜散的時序示意圖。對于鎖定后的參考時鐘信號注入鎖相環：

其中N為壓控振蕩器VCO信號的平均頻率與參考時鐘信號的時鐘頻率之比，T_ref為參考時鐘信號的時鐘周期，T_vco0為壓控振蕩器VCO信號的平均周期，T_vco1和T_vco2分別是壓控振蕩器VCO信號的兩個瞬態周期。

可以推導得出，

因此，壓控振蕩器VCO信號的周期序列可得：

對上述因相位差t_os產生的壓控振蕩器VCO信號的周期序列，根據傅立葉變換分析可知，當相位差tos為1pS，壓控振蕩器VCO信號的平均頻率為2.5GHz時，則其頻譜上對應的參考時鐘的時鐘雜散為-52dBc；當相位差tos為10pS，壓控振蕩器VCO信號的平均頻率為2.5GHz時，則其頻譜上對應的參考時鐘的時鐘雜散為-31.8dBc。可以看出，當相位差tos(即，相位失調)越大時，參考時鐘時鐘雜散越高。這大大限制了參考時鐘注入鎖相環的應用場合。

因此，需要提供一種能夠參考時鐘信號注入鎖相環電路及消除失調方法。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種參考時鐘信號注入鎖相環電路及消除失調方法，將參考時鐘信號注入通路和鎖相環鑒相通路合并成一個通路，并預先將鑒相器的失調清零，解決了參考時鐘信號注入環路的相位失配問題。