[發(fā)明專利]大馬士革互連制程工藝在審
| 申請?zhí)枺?/td> | 201911308086.3 | 申請日: | 2019-12-18 |
| 公開(公告)號: | CN111128865A | 公開(公告)日: | 2020-05-08 |
| 發(fā)明(設(shè)計)人: | 梁金娥 | 申請(專利權(quán))人: | 華虹半導(dǎo)體(無錫)有限公司 |
| 主分類號: | H01L21/768 | 分類號: | H01L21/768 |
| 代理公司: | 上海浦一知識產(chǎn)權(quán)代理有限公司 31211 | 代理人: | 張彥敏 |
| 地址: | 214028 江*** | 國省代碼: | 江蘇;32 |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 大馬士革 互連 工藝 | ||
本發(fā)明涉及大馬士革互連制程工藝,涉及半導(dǎo)體集成電路制造工藝,通過對金屬硬質(zhì)掩膜層圖形進(jìn)行回刻工藝,之后沉積一層第二蓋帽層,第二蓋帽層覆蓋金屬硬質(zhì)掩膜層的側(cè)壁,并覆蓋在金屬硬質(zhì)掩膜層的側(cè)壁的第二蓋帽層一直保留至清洗工藝,如此避免了金屬硬質(zhì)掩膜層的側(cè)壁與大氣環(huán)境接觸而與空氣中的水汽反應(yīng)生成化合物的機(jī)會,因此降低了銅填充缺陷,進(jìn)而提高半導(dǎo)體器件良率。
技術(shù)領(lǐng)域
本發(fā)明涉及半導(dǎo)體集成電路制造工藝,尤其涉及一種大馬士革互連制程工藝。
背景技術(shù)
在半導(dǎo)體制造技術(shù)中,隨著器件尺寸的不斷縮小,業(yè)界普遍使用大馬士革互連技術(shù),在大馬士革銅互連技術(shù)中,需要器件刻蝕形成銅互連溝槽,然后沉積一銅擴(kuò)散阻擋層覆蓋銅互連溝槽的內(nèi)表面,然后填充金屬銅并進(jìn)行化學(xué)機(jī)械研磨得到所需結(jié)構(gòu)。
另隨著后段工藝關(guān)鍵尺寸(CD)的減小,大馬士革互連制程中金屬硬質(zhì)掩膜層(metal hard mask,MHM,比如TIN)逐漸被使用。部分半導(dǎo)體代工廠從65nm開始使用金屬硬質(zhì)掩膜。其通過光刻和刻蝕工藝將圖形轉(zhuǎn)移至金屬硬質(zhì)掩膜層,以金屬硬質(zhì)掩膜層為掩模將圖形轉(zhuǎn)移至介質(zhì)層,在介質(zhì)層中形成鑲嵌的通孔和溝槽,在通孔和溝槽中填充銅并進(jìn)行化學(xué)機(jī)械研磨(CMP)平坦化工藝,形成銅互連。金屬硬質(zhì)掩膜層的使用可以具有對其下層介質(zhì)層很好的選擇比和結(jié)構(gòu)的保持性。但是,在大馬士革互連制程中,金屬硬質(zhì)掩膜層易與空氣中的水汽反應(yīng)生成化合物,而導(dǎo)致之后的銅填充缺陷,進(jìn)而導(dǎo)致半導(dǎo)體器件良率降低。
具體的,請參閱圖1a-1b,圖1a-1b為現(xiàn)有技術(shù)中金屬硬質(zhì)掩膜層產(chǎn)生缺陷的示意圖,如圖1a所示的金屬硬質(zhì)掩膜層剝落而導(dǎo)致如圖1b所示的銅缺陷。
發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種大馬士革互連制程工藝方法,以降低金屬填充缺陷,進(jìn)而提高半導(dǎo)體器件良率。
本發(fā)明提供的大馬士革互連制程工藝方法,包括:S1:提供一前層,在所述前層上依次形成氮摻雜碳化硅層、層間介質(zhì)層、硬質(zhì)掩膜氧化層、金屬硬質(zhì)掩膜層以及氧化物蓋帽層;S2:進(jìn)行光刻刻蝕工藝,形成金屬硬質(zhì)掩膜層圖形以及位于金屬硬質(zhì)掩膜層圖形之間的溝槽;S3:對金屬硬質(zhì)掩膜層圖形進(jìn)行回刻工藝,之后進(jìn)行沉積工藝以沉積一層第二蓋帽層,第二蓋帽層覆蓋氧化物蓋帽層和硬質(zhì)掩膜氧化層的表面以及氧化物蓋帽層和金屬硬質(zhì)掩膜層的側(cè)壁;S4:依次沉積底部抗反射層和光刻膠層,進(jìn)行光刻曝光工藝,在光刻膠層上對應(yīng)金屬硬質(zhì)掩膜層圖形之間的溝槽的位置形成接觸孔圖形形貌;S5:依次刻蝕底部抗反射層、第二蓋帽層、硬質(zhì)掩膜氧化層至層間介質(zhì)層中,形成接觸孔并將接觸孔延伸至層間介質(zhì)層中,并去除光刻膠層;S6:去除底部抗反射層;S7:刻蝕去除表面的第二蓋帽層、氧化物蓋帽層并繼續(xù)刻蝕層間介質(zhì)層至氮摻雜碳化硅層停止,形成溝槽和延伸至層間介質(zhì)層底部的接觸孔;以及S8:清洗去除金屬硬質(zhì)掩膜層、金屬硬質(zhì)掩膜層側(cè)邊的第二蓋帽層以及硬質(zhì)掩膜氧化層。
更進(jìn)一步的,在步驟S1中,氮摻雜碳化硅層的厚度在250埃米至700埃米之間。
更進(jìn)一步的,在步驟S1中,層間介質(zhì)層的厚度在1500埃米至6000埃米之間。
更進(jìn)一步的,在步驟S1中,硬質(zhì)掩膜氧化層的厚度在100埃米至500埃米之間。
更進(jìn)一步的,在步驟S1中,金屬硬質(zhì)掩膜層為氮化鈦金屬硬質(zhì)掩膜層。
更進(jìn)一步的,在步驟S1中,金屬硬質(zhì)掩膜層的厚度在300埃米至700埃米之間。
更進(jìn)一步的,在步驟S1中,氧化物蓋帽層的厚度為30埃米至100埃米之間。
更進(jìn)一步的,在步驟S3中,所述回刻工藝回刻的厚度為3nm至10nm之間。
更進(jìn)一步的,在步驟S3中,所述沉積工藝形成的第二蓋帽層的厚度為3nm至10nm之間。
更進(jìn)一步的,在步驟S3中,所述回刻工藝回刻的厚度等于所述沉積工藝形成的第二蓋帽層的厚度。
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H01L 半導(dǎo)體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導(dǎo)體或固體器件或其部件的方法或設(shè)備
H01L21-02 .半導(dǎo)體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導(dǎo)體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導(dǎo)體或電固體器件的裝置;專門適合于在半導(dǎo)體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內(nèi)或其上形成的多個固態(tài)組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





