[發明專利]一種神經網絡加速電路和方法

有效

• 申請號: 201911302604.0
• 申請日: 2019-12-17
• 公開（公告）號: CN110956258B
• 公開（公告）日: 2023-05-16
• 發明（設計）人: 焦黎;李遠超;蔡權雄;牛昕宇
• 申請（專利權）人: 深圳鯤云信息科技有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 孟金喆

1.一種神經網絡加速電路，其特征在于，包括：

數據存儲模塊，用于存儲神經網絡計算所需的輸入數據；

數據緩存模塊，用于緩存所述數據存儲模塊輸出的輸入數據；

計算模塊，包括多個計算單元，所述計算單元用于對所述數據緩存模塊輸出的輸入數據進行計算以得到輸出數據；

延時處理模塊，用于對所述輸出數據進行延遲處理后同時輸出延遲處理后的輸出數據。

2.如權利要求1所述的神經網絡加速電路，其特征在于，所述數據存儲模塊包括第一數據存儲子模塊和第二數據存儲子模塊，所述第一數據存儲子模塊包括第一數據存儲單元和第一控制單元，所述第一數據存儲單元用于存儲神經網絡計算所需的第一輸入數據，所述第一控制單元用于向所述計算模塊發出控制信號。

3.如權利要求2所述的神經網絡加速電路，其特征在于，所述第二數據存儲子模塊包括第二數據存儲單元和第二控制單元，所述第二數據存儲單元用于存儲神經網絡計算所需的第二輸入數據，所述第二控制單元用于控制所述第二數據存儲單元的讀寫操作。

4.如權利要求3所述的神經網絡加速電路，其特征在于，所述數據緩存模塊包括第一寄存器單元和第二寄存器單元，所述第一數據存儲單元與所述第一寄存器單元連接，所述第二數據存儲單元與所述第二寄存器單元連接。

5.如權利要求4所述的神經網絡加速電路，其特征在于，所述第一寄存器單元包括n個依次串聯連接的第一寄存器，所述第二寄存器單元包括n個依次串聯連接的第二寄存器。

6.如權利要求5所述的神經網絡加速電路，其特征在于，所述計算模塊包括n個計算單元，第i個計算單元與第i個第一寄存器連接，第i個計算單元還與第i個第二寄存器連接，其中，i≤n。

7.如權利要求6所述的神經網絡加速電路，其特征在于，所述第一控制單元用于對所述計算模塊的第一個計算單元產生控制信號。

8.如權利要求7所述的神經網絡加速電路，其特征在于，所述計算模塊的第i-1個計算單元接收到控制信號后，按照預設時鐘周期向第i個計算單元產生控制信號，其中，2≤i≤n。

9.如權利要求3所述的神經網絡加速電路，其特征在于，所述第一數據存儲單元和所述第二數據存儲單元均為RAM存儲單元。

10.一種神經網絡加速方法，其特征在于，包括：

獲取神經網絡計算所需的多個輸入數據；

將所述輸入數據依次傳輸到多個計算單元進行計算以得到多組輸出數據；

對多組所述輸出數據進行延時處理后同時輸出多組所述輸出數據；

所述將所述輸入數據依次傳輸到多個計算單元進行計算以得到多組輸出數據包括：從第一存儲器RAM中讀取的第一輸入數據依次傳輸到多個依次串聯連接的第一寄存器中，多個依次串聯連接的第一寄存器則將第一輸入數據依次傳輸到對應連接的計算單元中；從第二存儲器RAM中讀取的第二輸入數據依次傳輸到多個依次串聯連接的第二寄存器中，多個依次串聯連接的第二寄存器則將第二輸入數據依次傳輸到對應連接的計算單元中。