[發明專利]半導體結構的形成方法

有效

• 申請號: 201911294517.5
• 申請日: 2019-12-16
• 公開（公告）號: CN112992785B
• 公開（公告）日: 2023-05-26
• 發明（設計）人: 金吉松
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司;中芯國際集成電路制造(北京)有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

一種半導體結構的形成方法，包括：提供襯底，襯底包括第一區、第二區以及位于第一區和第二區之間的隔離區；在襯底上形成初始柵極結構；在隔離區上形成第一凹槽，第一凹槽垂直于初始柵極結構延伸方向且貫穿初始柵極結構，在第一區上形成第一柵極結構，在第二區上形成第二柵極結構；在第一凹槽內形成表面高于初始柵極結構頂部表面的隔離結構；在第一柵極結構表面和第二柵極結構表面形成與隔離結構材料不同的第一介質層；在第一區第一介質層內形成第一插塞，在第二區第一介質層內形成第二插塞，第一插塞和第二插塞分別與隔離結構相鄰，第一插塞與第一柵極結構電連接，第二插塞與第二柵極結構電連接。所述方法形成的半導體結構性能得到了提升。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構的形成方法。

背景技術

隨著半導體制造工業的發展，對器件性能的提高(例如，增大的處理速度，存儲容量等)、電池壽命的延長、以及制造成本的降低均相應提出需求。為了滿足以上要求，半導體工業不斷朝向減小半導體器件尺寸的方向努力，使得現代集成電路可以在單個半導體芯片上包括數萬個或者數億個半導體結構。

通常半導體結構內具有導電線和導電插塞，所述導電線和導電插塞用于和前段制程(FEOL)工藝部件以及后段制程(BEOL)工藝部件形成電連接，從而實現功能。

然而，隨著半導體器件尺寸的不斷縮小，較小尺寸的導電層和導電插塞的形成工藝難度較大，使得形成的半導體結構的性能的下降。

發明內容

本發明解決的技術問題是提供一種半導體結構的形成方法，以提升半導體結構的性能。

為解決上述技術問題，本發明技術方案提供一種半導體結構的形成方法，包括：提供襯底，所述襯底包括第一區、第二區和隔離區，所述隔離區位于所述第一區和第二區之間，且所述隔離區分別與所述第一區和第二區相鄰；在所述襯底上形成初始柵極結構，所述初始柵極結構橫跨所述第一區、第二區和隔離區；在所述隔離區上形成第一凹槽，所述第一凹槽垂直于所述初始柵極結構延伸方向且貫穿所述初始柵極結構，在第一區上形成第一柵極結構，在第二區上形成第二柵極結構；在所述第一凹槽內形成隔離結構，所述隔離結構的表面高于所述初始柵極結構頂部表面；形成隔離結構之后，在所述第一柵極結構表面和第二柵極結構表面形成第一介質層，所述第一介質層的頂部表面低于或齊平于所述隔離結構頂部表面，所述第一介質層的材料與所述隔離結構的材料不同；在所述第一區上第一介質層內形成第一插塞，在所述第二區上第一介質層內形成第二插塞，所述第一插塞和第二插塞分別與所述隔離結構相鄰，所述第一插塞與所述第一柵極結構電連接，所述第二插塞與所述第二柵極結構電連接。

可選的，所述隔離結構的形成方法包括：在所述初始柵極結構表面形成圖形化結構，所述圖形化結構暴露出部分所述隔離區上的初始柵極結構表面；以所述圖形化結構為掩膜刻蝕所述初始柵極結構，直至暴露出所述襯底隔離區表面，在所述隔離區上形成第一凹槽；在所述第一凹槽內和圖形化結構表面形成隔離材料層；平坦化所述隔離材料層，直至暴露出所述圖形化結構表面，形成所述隔離結構。

可選的，所述隔離結構的材料包括氮化硅、氧化硅、氮氧化硅、氧化鋁、氮化鋁和氮碳化硅的一種或多種的組合。

可選的，所述圖形化結構包括襯墊層和位于襯墊層上的光刻膠層；所述襯墊層的材料包括有機材料或無機材料；所述有機材料包括含碳的有機物；所述無機材料包括氮化硅、氧化硅、氮氧化硅、氧化鋁、氮化鋁和氮碳化硅的一種或多種的組合。

可選的，所述第一介質層的形成方法包括：形成隔離結構之后，去除所述圖形化結構；去除所述圖形化結構之后，在所述第一柵極結構表面、第二柵極結構表面和隔離結構表面形成介質材料層；平坦化所述介質材料層，直至暴露出所述隔離結構頂部表面，形成所述第一介質層。

可選的，所述第一介質層的材料包括氮化硅、氧化硅、氮氧化硅、氧化鋁、氮化鋁和氮碳化硅的一種或多種的組合。