[發明專利]包括校準電路的半導體器件及其訓練方法

在審

• 申請號: 201911292000.2
• 申請日: 2019-12-16
• 公開（公告）號: CN111724835A
• 公開（公告）日: 2020-09-29
• 發明（設計）人: 金暎勛
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 許偉群;阮愛青

本申請提供一種包括校準電路的半導體器件及其操作方法。一種半導體器件，包括：傳輸電路，其適用于在訓練模式下將與第一至第N輸出時鐘相對應的脈沖順序地輸出至數據選通焊盤；接收電路，其適用于生成分別在每個脈沖的上升沿和下降沿被激活的上升信號和下降信號；校準電路，其適用于根據時段信號而將與在上升信號和下降信號之間的相位差相對應的檢測碼順序地儲存在第一至第N寄存器中，以計算第一至第N儲存值的平均值，并將在平均值與第一至第N儲存值的每個之間的各個偏差重新儲存在第一至第N寄存器中；以及時鐘發生電路，其適用于使用第一至第N寄存器的重新儲存值來調整第一至第N輸出時鐘的占空比。

相關申請的交叉引用

本申請要求于2019年3月20日提交的申請號為10-2019-0031885的韓國專利申請的優先權，本公開的全部內容通過引用合并于此。

技術領域

本發明的各個實施例涉及一種半導體設計技術，并且更具體地，涉及一種半導體器件的校準電路，其根據選通信號而輸入和輸出數據。

背景技術

通常，半導體器件具有用于數據輸出操作的數據輸出緩沖器。數據輸出緩沖器執行與選通信號同步地輸出經由全局輸入和輸出(輸入/輸出)線傳輸的數據的功能。可以使用根據輸出時鐘的上升沿而被激活的上升時鐘或根據輸出時鐘的下降沿而被激活的下降時鐘來生成選通信號。可以提供選通信號發生電路，以生成選通信號。

通常，延遲鎖定環(DLL)電路生成領先于外部時鐘預定時間的輸出時鐘，以便補償半導體器件中延遲元件的延遲值。然后，DLL電路將輸出時鐘劃分為上升時鐘和下降時鐘，并將上升時鐘和下降時鐘的占空比調整為50％。理想地，傳輸到選通信號發生電路的上升時鐘和下降時鐘中的每個的占空比應保持不變。然而，實際上，時鐘的傳輸線中的過程、電壓、溫度(PVT)變化以及電阻和噪聲可能會改變占空比。如果在上升時鐘和下降時鐘中的每個的占空比都不是50％的狀態下生成選通信號，則可能會改變選通信號的激活時段，從而導致數據輸出緩沖器的控制不準確。更糟的是，可能發生不執行數據輸出操作的故障。

發明內容

各種實施例針對包括校準電路的半導體器件，該校準電路能夠生成具有精確占空比的選通信號。

根據一個實施例，一種半導體器件包括：傳輸電路，其適用于在訓練模式下將與第一輸出時鐘至第N輸出時鐘相對應的脈沖順序地輸出至數據選通焊盤；接收電路，其適用于生成上升信號和下降信號，所述上升信號和所述下降信號分別在每個脈沖的上升沿和下降沿被激活；校準電路，其適用于根據時段信號而將與上升信號和下降信號之間的相位差相對應的檢測碼順序地儲存在第一寄存器至第N寄存器中，以計算第一儲存值至第N儲存值的平均值，并且將在平均值與第一儲存值至第N儲存值中的每個之間的各個偏差重新儲存在第一寄存器至第N寄存器中；以及時鐘發生電路，其適用于使用第一寄存器至第N寄存器的重新儲存值來調整第一輸出時鐘至第N輸出時鐘的占空比。

根據實施例，一種操作半導體器件的方法包括：在訓練模式下，將與第一輸出時鐘至第N輸出時鐘相對應的脈沖順序地輸出至數據選通焊盤；生成分別在每個脈沖的上升沿和下降沿被激活的上升信號和下降信號；將與上升信號和下降信號之間的相位差相對應的檢測碼順序地儲存在第一寄存器至第N寄存器中，以及通過對第一儲存值至第N儲存值求和來生成求和信號；基于求和信號來計算第一儲存值至第N儲存值的平均值，并將平均值與第一儲存值至第N儲存值的偏差重新儲存在第一寄存器至第N寄存器中；以及使用第一寄存器至第N寄存器的重新儲存值來調整第一輸出時鐘至第N輸出時鐘的占空比。