[發明專利]一種高位寬總線讀寫的方法及裝置

在審

• 申請號: 201911287827.4
• 申請日: 2019-12-15
• 公開（公告）號: CN111045963A
• 公開（公告）日: 2020-04-21
• 發明（設計）人: 張靜東;王江為;梅國強
• 申請（專利權）人: 蘇州浪潮智能科技有限公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京連和連知識產權代理有限公司 11278
• 代理人: 張濤

本發明涉及了一種高位寬總線讀寫的方法及裝置，其中該方法包括：根據數據傳輸通道的數量將內存劃分成多個分區；根據內存大小和數據傳輸通道的數量確定第一數據位寬和第二數據位寬；響應于接收到用戶發出的基于高位寬總線協議的寫指令，將單位時鐘周期內以所述第一數據位寬接收的數據按照第二數據位寬分別寫入多個分區；響應于接收到用戶發出的基于高位寬總線協議的讀指令，將單位時鐘周期內以第二數據位寬從多個分區讀取的數據以第一數據位寬輸出。利用本發明的實施例在大大降低了用戶設計和驗證內存控制系統的復雜度的前提下，實現了同時讀寫多塊子內存，減小算法在FPGA上實現硬件加速時，內存訪問瓶頸。

技術領域

本發明涉及計算機技術領域。本發明進一步涉及一種高位寬總線讀寫的方法及裝置。

背景技術

異構計算是指在一個計算系統中使用不同的計算芯片或者同種芯片采用不同的系統架構形式。傳統的計算方式大多采用同構計算系統，例如在一個計算系統中采用CPU(Central Processing Unit，中央處理器)作為單一計算芯片，系統采用集中式的本地計算，就是傳統的同構計算系統。當既采用CPU，又采用FPGA(Field Programmable GateArray，現場可編程與門陣列)加速器做計算時，這樣的系統就屬于異構計算系統。采用FPGA加速卡進行加速計算的異構計算系統，FPGA加速器通常以PCIe(Peripheral ComponentInterface Express，總線和接口標準)外設卡的形式存在，其系統架構如下圖所示，FPGA具有天然的并行計算能力，特別適合大位寬的數據流水處理，彌補CPU并行計算的缺點，分擔CPU的計算壓力，提高整個計算系統的性能，降低系統功耗。

采用FPGA作為異構計算系統的方案中，由于FPGA計算時的高并發數據讀寫訪問內存系統的操作，系統的存儲帶寬通常是計算的性能瓶頸。DDR內存是一種雙倍速率同步動態隨機存儲器，具有兩倍于時鐘速率的動態存儲器，每片DDR內存具有獨立的地址總線、控制總線和數據總線，根據內存不同大小，具有不同的地址位寬，每片內存需要獨立的控制總線。由于每個內存顆粒的存儲大小有限，當需要很大內存空間時，可以根據控制總線中的片選信號，設計多個DDR內存顆粒組成內存系統，這些內存顆粒共享地址和數據總線，一定程度上減小了多內存系統的信號控制復雜度。

傳統增加系統內存帶寬的方法是采用多個存儲顆粒或者DIMM(Dual In-lineMemory Module，雙列直插式存儲模塊)封裝的內存條組成內存系統，將系統中每個顆粒的控制總線、數據總線和地址總線連接到FPGA通用硬件GPIO(General Purpose Input/Output，通用輸入輸出)上，通過增加FPGA芯片與DDR引腳接口數量來增大容量和帶寬。

高帶寬存儲器(High Bandwidth Memory，HBM)是一種高內存帶寬的存儲器，采用3D堆疊技術將內存顆粒封裝在芯片內部，從而增大系統帶寬，降低系統訪問內存的延時，減小硬件系統設計復雜度。通常具有HBM的內存系統接口比較復雜，需要設計多路讀寫通道，達到較大的內存帶寬。例如Xilinx VU37P系列FPGA，具有8G容量的HBM，分為兩個內存stack，16個內存控制器和32個AXI3-slave內存訪問通道(AXI3，高級可擴展接口3，Advanced eXtensible Interfacep 3)。每兩個通道公用一個內存控制器(MemoryController，MC)，每個控制器可以單獨訪問正片8G的內存空間，也可以配置為僅能訪問256MB的內存空間。用戶并行使用HBM內存時，需要同時控制32路AXI3-master控制器，同時讀寫，如圖1所示。

對于第一種采用DDR組成內存系統的方法，硬件上需要設計多DDR顆粒的PCB(Printed Circuit Board，印刷電路板)，不僅增加系統硬件材料成本，而且會增加系統PCB設計復雜度。對于FPGA芯片也有較高要求，需要有足夠多的引腳支持高帶寬DDR內存系統帶來的消耗，同時增加系統PCB設計時的布線難度。