[發明專利]制造半導體器件的方法

在審

• 申請號: 201911285736.7
• 申請日: 2019-12-13
• 公開（公告）號: CN111383995A
• 公開（公告）日: 2020-07-07
• 發明（設計）人: 津田是文
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/1157;H01L27/11573
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 李輝;傅遠

本公開的實施例涉及制造半導體器件的方法。抑制了半導體器件的可靠性的劣化。經由第一柵極絕緣膜，在位于具有半導體基底材料SB、絕緣層BX和半導體層SM的襯底1的SOI區域1A中的半導體層SM上形成第一柵電極，經由第二柵極絕緣膜，在位于體區1B的第一區域1Ba中并且被執行外延生長處理的半導體基底材料SB上形成第二柵電極，并且經由第三柵極絕緣膜，在位于體區1B的第二區域1Bb中并且未被執行外延生長處理的半導體基底材料SB上形成第三柵電極。

相關申請的交叉引用

于2018年12月26日提交的日本專利申請No.2018-243513的公開(包括說明書、附圖和摘要)通過引用整體合并于此。

背景技術

本發明涉及半導體器件的制造方法，例如，本發明涉及可以應用于使用SOI襯底的半導體器件的技術。

專利文獻1(JP特開2013-84766)公開了通過后柵極方法制造具有其中混合有SOI結構(SOI型MISFET形成區域Rs)和體結構(體型MISFET形成區域Rb)的所謂的混合襯底結構的半導體集成電路裝置。具體地，文獻1描述了一種與包括金屬柵電極的SOI(絕緣體上硅)型MISFET(金屬絕緣體半導體場效應晶體管)和多晶硅柵電極的體型MISFET的半導體集成電路裝置相關的技術。

專利文獻2(JP特開2018-26457)公開了一種具有形成有非易失性存儲器的存儲元件(存儲元件、存儲單元)MC的存儲區域1A、形成有低擊穿電壓MISFET2的低擊穿電壓MISFET形成區域1B、和形成高擊穿電壓MISFET3的高擊穿電壓MISFET形成區域1C的半導體器件、以及與其制造方法相關的技術。

發明內容

本發明人研究了在例如專利文獻1、例如專利文獻2所示的體型MISFET形成區域(下文中稱為“體區”)中混合多種類型的MISFET。本發明人已經研究了不僅對于形成在SOI型MISFET形成區域(下文中稱為“SOI區域”)中的MISFET的柵電極，而且對于形成在上述體區中的相應MISFET的柵電極采用金屬柵電極結構。根據本發明人的研究，已經發現，如果將上述文獻1中所示的后柵極方法簡單地用于上述結構(結構)，則不能將相應MISFET的柵電極形成為期望的形狀，結果，半導體器件的可靠性(即，電特性)可能降低。

從本說明書的描述和附圖，其他目的和新穎特征將變得很清楚。

下面將簡要描述本申請中公開的典型實施例。

在一個實施例中的制造半導體器件的方法中，首先，在位于襯底的體區中的半導體層和位于體區中的絕緣層被去除之后，在位于體區的第一區域中的半導體基底材料的表面上執行外延生長處理。并且，分別地，經由第一柵極絕緣膜在位于襯底的SOI區域中的半導體層上形成第一柵電極，經由第二柵極絕緣膜在位于體區的第一區域中并且被執行外延生長處理的半導體基底材料上形成第二柵電極，并且經由第三柵極絕緣膜在位于體區的第二區域中并且未被執行外延生長處理的半導體基底材料上形成第三柵電極。在此，第三柵極絕緣膜的厚度大于第一柵極絕緣膜和第二柵極絕緣膜中的每個柵極絕緣膜的厚度。并且，第一柵電極至第三柵電極中的每個柵電極由第一材料制成。之后，形成在襯底上以覆蓋第一柵電極至第三柵電極中的每個柵電極的層間絕緣膜被拋光。并且，在將第一柵電極至第三柵電極中的每個柵電極從層間絕緣膜暴露之后，組成第一柵電極至第三柵電極中的每個柵電極的第一材料被替換為不同于第一材料的第二材料。