[發明專利]一種超低線性靈敏度的CMOS電壓基準電路

有效

• 申請號: 201911280123.4
• 申請日: 2019-12-13
• 公開（公告）號: CN110879625B
• 公開（公告）日: 2022-02-11
• 發明（設計）人: 吳建輝;吳志強;謝祖帥;周全才;瞿劍;李紅
• 申請（專利權）人: 東南大學
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 徐瑩

本發明公開了一種超低線性靈敏度的CMOS電壓基準電路，包括：第一本征NMOS管M1、第二本征NMOS管M2、標準NMOS管M3，其中輸入信號VDD與第一本征NMOS管M1的漏極相連，第一本征NMOS管M1的柵極分別與標準NMOS管M3的柵極和漏極相連，且標準NMOS管M3的漏極與輸出基準電壓V_REF相連，以及第一本征NMOS管M1的源極與第二本征NMOS管M2的漏極相連；第二本征NMOS管M2的柵極與地信號GND相連，且第二本征NMOS管M2的源極分別與標準NMOS管M3的漏極和輸出基準電壓V_REF相連；標準NMOS管M3的源極與地信號GND相連。本發明可以有效的降低電壓基準的線性靈敏度，從而抑制由于電源電壓對電壓基準所造成的影響，同時可以減小芯片面積從而節約電路成本。

技術領域

本發明涉及一種超低線性靈敏度的CMOS電壓基準電路，屬于電壓基準的技術領域。

背景技術

電壓基準模塊在模擬電路和數?；旌想娐分卸际且粋€重要的基礎模塊，電壓基準需要提供一個不隨工藝、電源電壓和溫度而改變的基準電壓。隨著高集成度、低功耗的發展，使對電壓基準的設計更加嚴格。在低電壓下，電壓基準的設計會有更多的難點。

現在主要的電壓基準可以分為帶隙基準電壓和CMOS基準電壓。由于帶隙基準電壓中需要使用到BJT器件，受到BJT器件本身特性的影響，帶隙基準電路很難工作在低電壓的情況下。因此工作在低電壓的電壓基準電路一般是采用CMOS結構。最傳統的CMOS電壓基準是2T基準源，其主要思想是通過流過一個本征NMOS和一個標準NMOS的電流相等，從而得到基準電壓的表達式，基準電壓的表達式中包含了由于兩個不同類型的管子的閾值電壓差值所構成的正溫度系數項以及通過調整管子尺寸所構成的負溫度項，通過調整管子尺寸得到一個零溫度系數的基準電壓。但是由于該結構的本征NMOS管的漏極直接與VDD相接，當VDD發現變化時，由于溝道長度調制效應，基準電壓也會發生變化，這種結構的線性靈敏度較高。

發明內容

本發明所要解決的技術問題在于克服現有技術的不足，提供一種超低線性靈敏度的CMOS電壓基準電路，通過在原來的本征NMOS的漏極串聯一個本征NMOS使原來的本征NMOS的漏極為低阻態，從而降低溝道調制效應的影響，降低電路的線性靈敏度。

本發明具體采用以下技術方案解決上述技術問題：

一種超低線性靈敏度的CMOS電壓基準電路，包括：第一本征NMOS管M1、第二本征NMOS管M2、標準NMOS管M3，其中輸入信號VDD與第一本征NMOS管M1的漏極相連，第一本征NMOS管M1的柵極分別與標準NMOS管M3的柵極和漏極相連，且標準NMOS管M3的漏極與輸出基準電壓V_REF相連，以及第一本征NMOS管M1的源極與第二本征NMOS管M2的漏極相連；第二本征NMOS管M2的柵極與地信號GND相連，且第二本征NMOS管M2的源極分別與標準NMOS管M3的漏極和輸出基準電壓V_REF相連；標準NMOS管M3的源極與地信號GND相連。

進一步地，作為本發明的一種優選技術方案：所述第一本征NMOS管M1和第二本征NMOS管M2均為寬長比可調的本征NMOS管。

本發明采用上述技術方案，能產生如下技術效果：

本發明提出的超低線性靈敏度的CMOS電壓基準電路，通過在傳統2T CMOS電壓基準的漏極基礎上串聯了一個本征NMOS管，從而實現漏極為低阻態，降低電源電壓對輸出電壓的影響，同時在電路中沒有使用電流鏡，消除了電流鏡失配所造成的影響，通過增加的MOS管也實現了動態調節的過程，由于電路的調節回路簡單，電路可以工作在較低的電源電壓下，并且所有的MOS管都工作在亞閾值區，降低了功耗。

因此，本發明可以實現更低的線性靈敏度電壓基準，同時又可以減小芯片面積從而節約電路成本；本發明同時消除了電流鏡失配可能帶來的問題。該電路作為模擬電路的基本單元，可實現具有更低的線性靈敏度的電壓基準，可以運用到能量收集等低電壓電路中。