[發明專利]一種雙倍速率控制方法及系統

有效

• 申請號: 201911277953.1
• 申請日: 2019-12-12
• 公開（公告）號: CN111158588B
• 公開（公告）日: 2021-04-06
• 發明（設計）人: 章杰鈞;張會彬;李良燦;趙永利;張杰
• 申請（專利權）人: 北京郵電大學
• 主分類號: G06F3/06
• 分類號: G06F3/06
• 代理公司: 北京風雅頌專利代理有限公司 11403
• 代理人: 李翔

本發明提出了一種雙倍速率控制方法及系統，其中，所述雙倍速率控制方法包括：S1：通過對數據中特定字段的識別，確定所述數據段是否屬于MAC幀；S2：若所述數據段屬于MAC幀，設定幀區地址位；S3：將所述MAC幀存放在當前幀區地址位下，并將地址位改為接下來的地址，重復執行步驟S2直至數據存放完畢；S4：通過偽讀寫將MAC幀壓縮和IP包進行分類匯聚的集成。

技術領域

本發明涉及網絡領域，特別涉及一種雙倍速率控制方法及系統。

背景技術

隨著高性能計算和人工智能技術的快速發展以及大數據的爆發式增長，具有可編程性的FPGA，以其集成度高、處理速度快、執行效率高等優點廣泛的應用于加速計算、壓縮、解壓縮、人工智能等領域。DDR SDRAM(雙倍速率同步動態隨機存儲器)，是當下常用的存儲裝置。現有的DDR系統結構僅包括簡單的DDR控制器接口與DDR存儲器(雙倍速率存儲器)。系統結構單一，效率低下，無法滿足系統多樣性和高效性的要求。

(1)DDR控制器一般結構

如圖1所示，DDR系統通常包括一個DDR控制器(DDR controller)和一個DDR存儲器(DDR memory)，DDR控制器根據DDR規范中定義的時序，向DDR存儲器發出初始化、讀、寫操作等命令，DDR存儲器根據DDR規范的定義正確地響應接收到的命令，接收或者發送DDR控制器命令的數據。

DDR控制器的核心是內存接口生成器(Memory Interface Generator，MIG)。DDR3芯片包含64位ddr3_dq、14位ddr3_addr、3位ddr3_ba等外設接口，MIG的存在可以更方便地通過總線，讓FPGA對其進行控制。但一般的DDR控制器僅能保證基本的數據寫入、讀出，數據沒有任何分辨能力，屬于非智能控制器。同時，由于ddr3_dq是讀寫共用數據線，一般的DDR控制器無法保證數據的可靠性；部分開發者通過讀寫等待的方式保證可靠性，但效率依然低下。

(2)網絡節點的MAC幀壓縮和IP包分類匯聚

通信網絡是指將各個孤立的設備進行物理連接，實現人與人，人與計算機，計算機與計算機之間進行信息交換的鏈路，從而達到資源共享和通信的目的。網絡節點是指一臺計算機或其他設備與一個有獨立地址和具有傳送或接收數據功能的網絡相連。節點可以是工作站、客戶、網絡用戶或個人計算機，還可以是服務器、打印機和其他網絡連接的設備。每一個工作站﹑服務器、終端設備、網絡設備，即擁有自己唯一網絡地址的設備都是網絡節點。

網絡節點在通信的過程中，可以分別作為源節點、核心節點(中間節點)、目的節點。每一次通信都是源節點產生數據，經過核心節點(兩點通信時不經過)，發送給目的節點的過程。通信鏈路中的數據一般都是以數據包的形式傳輸，但源節點處的有用數據可能是以MAC幀或IP包的形式出現，這就需要MAC幀壓縮和IP包分類匯聚，如圖2所示。

而壓縮和匯聚過程是需要對數據進行緩存的，這就是需要DDR存儲器以及與功能配套的DDR控制器的輔助。

為解決現用技術問題的上述缺陷，有必要提出一種新的雙倍速率控制方法及系統，以替代現有的控制方法。

發明內容

有鑒于此，本發明的目的是提出一種基于FPGA的集成了MAC幀壓縮和IP包分類匯聚的DDR控制方法。通過在控制器平面加入集成控制機制，充分協調MAC幀壓縮存儲和IP包分類存儲任務，從而合理充分地利用DDR的存儲資源。同時通過讀寫控制辦法，保證單壓縮多匯聚過程以及數據讀出過程同步高效進行，在不增加硬件設備的前提下，保障存取數據的高效有序。

為實現上述目的，本發明提出了一種雙倍速率控制方法，其中，所述雙倍速率控制方法包括：

S1：通過對數據中特定字段的識別，確定所述數據段是否屬于MAC幀；

S2：若所述數據段屬于MAC幀，設定幀區地址位；