[發明專利]具有電容失配校正功能的逐次逼近型模數轉換器

有效

• 申請號: 201911268697.X
• 申請日: 2019-12-11
• 公開（公告）號: CN111431529B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 杜翎;李昌紅;吳霜毅
• 申請（專利權）人: 成都銘科思微電子技術有限責任公司
• 主分類號: H03M1/10
• 分類號: H03M1/10
• 代理公司: 成都其高專利代理事務所(特殊普通合伙) 51244
• 代理人: 賈波

本發明公開了具有電容失配校正功能的逐次逼近型模數轉換器，設置有P端DAC（102）、N端DAC（104）、比較器（106）、SAR邏輯電路（108）、校正邏輯電路（110）及校正控制電路（112），所述P端DAC（102）的輸出端和N端DAC（104）的輸出端分別連接比較器（106）的兩個輸入端，比較器（106）的輸出連接接SAR邏輯電路（108），SAR邏輯電路（108）控制連接P端DAC（102）、N端DAC（104）及校正邏輯電路（110），校正控制電路（112）控制連接SAR邏輯電路（108）和校正邏輯電路（110）。

技術領域

本發明涉及模擬集成電路技術等領域，具體的說，是具有電容失配校正功能的逐次逼近型模數轉換器。

背景技術

SAR_ADC(逐次逼近型模數轉換器)是ADC(模數轉換器)的一種常見架構。而采用電容陣列的電荷重分布型SAR_ADC由于良好的電容匹配和較低的靜態功耗而成為目前SAR_ADC的主流結構。通常，N位SAR_ADC包含一個N位的二進制電容陣列，即1C、2C、4C、…、2N-1C，其中C為單位電容，2N-1C對應于MSB(最高位)，1C對應于LSB(最低位)。

對于高分辨率SAR_ADC，例如N＝14或16，二進制電容陣列將占用很大的芯片面積，且最大電容和最小電容相差很大，難以實現較好的匹配。在這種情況下，通常會采用分段電容陣列結構，即通過耦合電容將兩段或多段電容陣列進行級聯。耦合電容的取值使得低段電容陣列最高位的權重等于高段電容陣列最低位權重的一半，因此可以等效地實現二進制電容陣列。

對于高分辨率SAR_ADC，電容匹配精度通常無法滿足系統要求。雖然增大電容值可以改善匹配，但過大的電容會增加芯片面積、功耗，降低速度。而且，對于分段電容陣列，耦合電容不是單位電容的整數倍，其誤差相較于其他整數倍電容會更大，從而對電容匹配的要求更高。因此，對于高分辨率SAR_ADC，需要采用電容失配的校正技術來保證ADC的精度。

一般來講，校正可以分為三種類型，即工廠校正、前臺自校正以及后臺自校正。對于工廠校正，在每顆芯片出廠前，需要對每顆芯片進行獨立地測試，確定每個電容的失配量，然后通過熔絲修調或者各類非揮發性存儲器將校正數據寫進芯片內部。

對于前臺自校正，在芯片上電或者復位后，將待校正電容與其所有低位電容之和進行比較。理想情況下，對于二進制電容陣列，每個電容都等于其所有低位電容之和，而存在失配時，二者則會出現偏差。電路通過一個輔助DAC(數模轉換器)，借助已有的SAR_ADC環路，將二者之差進行量化，其結果作為待校正電容的誤差系數。在正常工作時，電容的誤差系數通過輔助DAC再加回到主DAC中，從而消除電容的失配。

隨著集成電路的工藝尺寸進入納米量級，數字電路的功耗和面積得以極大優化，出現了基于數字校正算法的后臺自校正。后臺自校正通常涉及到LMS(最小均方)算法或者PN(偽隨機)信號相關性算法。LMS算法一般需要對同一個信號量化兩次，或者用兩個ADC對同一個信號進行量化，然后將兩次量化結果之差，或者兩個ADC量化結果之差作為誤差信號，通過LMS算法不斷迭代來計算各位電容的數字權重。PN信號相關性算法則需要在量化過程中向ADC注入一個隨機量，然后將該隨機量與ADC量化結果作相關性運算，通過不斷迭代來計算各位電容的數字權重。

但現有技術(SAR_ADC)存在如下不足之處：

對于高分辨率SAR_ADC，采用分段電容陣列后，由于耦合電容的取值非單位電容的整數倍，其誤差相對于其他整數倍電容更大，使得低段電容陣列與高段電容陣列之間存在較大的失配。

對于工廠校正，每顆芯片在出廠前都需要進行獨立地測試、分析以及數據燒錄，測試流程復雜，測試時間冗長，對自動化測試設備要求高。另外，芯片需要集成修調熔絲或者非揮發性存儲器，從而增加了芯片成本。