[發(fā)明專利]半導體結構及其形成方法

在審

• 申請?zhí)枺?/td>: 201911259682.7
• 申請日: 2019-12-10
• 公開（公告）號: CN112951725A
• 公開（公告）日: 2021-06-11
• 發(fā)明（設計）人: 王楠
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/423
• 代理公司: 上海知錦知識產(chǎn)權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜

一種半導體結構及其形成方法，方法包括：提供基底，包括自下而上依次堆疊的底部半導體層、犧牲半導體層和頂部半導體層，基底上形成有柵極結構，柵極結構兩側基底內形成有源漏摻雜區(qū)，源漏摻雜區(qū)底部位于犧牲半導體層底部上方；刻蝕源漏摻雜區(qū)露出的基底形成溝槽，溝槽至少貫穿頂部半導體層和犧牲半導體層；對溝槽側壁露出的犧牲半導體層進行橫向刻蝕，形成由底部半導體層、犧牲半導體層和頂部半導體層圍成的第一凹槽；在溝槽中形成隔離結構，且隔離結構與底部半導體層、犧牲半導體層和頂部半導體層在第一凹槽的位置處圍成空氣隙。通過形成空氣隙，以隔離源漏摻雜區(qū)和底部半導體層，從而減小漏電流和寄生電容，進而提高半導體結構的性能。

技術領域

本發(fā)明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

MOS(金屬-氧化物-半導體)晶體管，是現(xiàn)代集成電路中最重要的元件之一。MOS晶體管的基本結構包括：半導體襯底、位于半導體襯底上的柵電極(gate)、位于柵電極一側的半導體襯底中的源(source)區(qū)、以及位于柵電極另一側的半導體襯底中的漏(drain)區(qū)。其中源區(qū)和漏區(qū)是通過高摻雜形成的，根據(jù)晶體管類型不同，可分為N型摻雜和P型摻雜。

當MOS晶體管導通時，在源區(qū)和漏區(qū)之間的半導體襯底中形成導電溝道。例如，以N型MOS晶體管為例，當柵電極和源區(qū)之間的電壓(即柵源電壓Vgs)大于閾值電壓(Vth)時，導電溝道則形成，MOS晶體管實現(xiàn)導通。

發(fā)明內容

本發(fā)明實施例解決的問題是提供一種半導體結構及其形成方法，提高半導體結構的性能。

為解決上述問題，本發(fā)明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括自下而上依次堆疊的底部半導體層、犧牲半導體層和頂部半導體層，所述基底上形成有柵極結構，所述柵極結構兩側的基底內形成有源漏摻雜區(qū)，所述源漏摻雜區(qū)的底部位于所述犧牲半導體層的底部上方，其中，與所述柵極結構的延伸方向相垂直且平行于所述基底表面的方向為橫向；刻蝕位于所述源漏摻雜區(qū)遠離所述柵極結構的一側且被所述源漏摻雜區(qū)露出的基底，在所述基底中形成溝槽，所述溝槽至少貫穿所述頂部半導體層和犧牲半導體層；對所述溝槽側壁露出的所述犧牲半導體層進行橫向刻蝕，形成由所述底部半導體層、犧牲半導體層和頂部半導體層圍成的第一凹槽，所述源漏摻雜區(qū)在所述底部半導體層上的投影位于所述第一凹槽在所述底部半導體層上的投影中，或者，所述源漏摻雜區(qū)在所述底部半導體層上的投影與所述第一凹槽在所述底部半導體層上的投影部分重疊；形成所述第一凹槽后，在所述溝槽中形成隔離結構，且在所述第一凹槽的位置處，所述隔離結構與所述底部半導體層、犧牲半導體層和頂部半導體層圍成空氣隙。

相應的，本發(fā)明實施例提供還一種半導體結構，包括：基底，所述基底包括自下而上依次堆疊的底部半導體層、犧牲半導體層和頂部半導體層，所述底部半導體層、犧牲半導體層和頂部半導體層圍成的第一凹槽；器件柵結構，位于所述基底上；源漏摻雜區(qū)，位于所述器件柵結構兩側的基底內，所述源漏摻雜區(qū)的底部位于所述犧牲半導體層的底部上方，所述源漏摻雜區(qū)在所述底部半導體層上的投影位于所述第一凹槽在所述底部半導體層上的投影中，或者，所述源漏摻雜區(qū)在所述底部半導體層上的投影與所述第一凹槽在所述底部半導體層上的投影部分重疊；隔離結構，位于所述第一凹槽遠離所述器件柵結構的一側且被所述源漏摻雜區(qū)露出的基底中，所述隔離結構的底部與所述底部半導體層相接觸，且在所述第一凹槽的位置處，所述隔離結構與所述底部半導體層、犧牲半導體層和頂部半導體層圍成空氣隙。

與現(xiàn)有技術相比，本發(fā)明實施例的技術方案具有以下優(yōu)點：