[發明專利]具有掩埋柵極結構的半導體器件及其制造方法

在審

• 申請號: 201911255473.5
• 申請日: 2019-12-10
• 公開（公告）號: CN112103338A
• 公開（公告）日: 2020-12-18
• 發明（設計）人: 金東洙
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L21/336;H01L29/78
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 王建國;許偉群

公開了一種用于改善柵極感應漏極泄漏的半導體器件及其制造方法，該半導體器件包括：襯底；第一摻雜區和第二摻雜區，二者被形成為被襯底中的溝槽彼此間隔開；在溝槽之上的第一柵極電介質層；在第一柵極電介質層之上的下柵極；在下柵極之上且寬度小于下柵極的上柵極；以及位于上柵極與第一柵極電介質層之間的第二柵極電介質層。

相關申請的交叉引用

本申請要求2019年6月17日提交的申請號為10-2019-0071525的韓國專利申請的優先權，其公開內容通過引用整體合并于此。

技術領域

示例性實施例涉及一種半導體器件，尤其涉及具有掩埋柵極結構的半導體器件及其制造方法。

背景技術

通常，金屬柵電極可以應用于高性能晶體管。特別地，掩埋柵極型晶體管需要控制閾值電壓以用于高性能操作。另外，柵極感應漏極泄漏(GIDL)特性極大地影響了掩埋柵極型晶體管的性能。

發明內容

本發明的示例性實施例針對一種半導體器件及其制造方法，所述半導體器件包括減少柵極感應漏極泄漏(GIDL)的新穎的晶體管結構。

根據本發明的實施例，一種半導體器件可以包括：襯底；第一摻雜區和第二摻雜區，二者被形成為被襯底中的溝槽彼此間隔開；在溝槽之上的第一柵極電介質層；在第一柵極電介質層之上的下柵極；在下柵極之上并且其寬度小于下柵極的上柵極；以及在上柵極與第一柵極電介質層之間的第二柵極電介質層。

根據本發明的實施例，一種用于制造半導體器件的方法可以包括：在襯底中形成溝槽；在溝槽之上形成第一柵極電介質層；在第一柵極電介質層之上形成下柵極；形成覆蓋第一柵極電介質層的第二柵極電介質層；以及在第二柵極電介質層和下柵極之上形成上柵極。

通過以下結合附圖的詳細描述，本發明的這些以及其他特征和優點對于本發明領域的技術人員將變得顯而易見。

附圖說明

圖1是示出根據本發明實施例的半導體器件的平面圖。

圖2A是示出沿圖1所示的A-A’線截取的半導體器件的截面圖。

圖2B是示出沿圖1所示的B-B’線截取的半導體器件的截面圖。

圖3是示出根據本發明實施例的半導體器件的截面圖。

圖4A至圖4J是示出根據本發明實施例的形成半導體器件的方法的截面圖。

圖5是示出根據比較示例的由于氟引起的柵極電介質層的損壞的截面圖。

圖6A至圖6D是示出用于形成半導體器件的另一方法的截面圖。

圖7A至圖7D是示出用于形成半導體器件的又一方法的截面圖。

圖8A至圖8D是示出用于形成半導體器件的又一方法的截面圖。

圖9是示出存儲單元的截面圖。

具體實施方式

本文所述的示例性實施例將參考作為本發明的理想示意圖的截面圖、平面圖和框圖來描述。因此，可以根據制造技術和/或公差來修改附圖的結構。本發明的實施例不限于附圖中所示的特定結構，而是可以包括根據制造工藝可以產生的結構的任何改變。因此，附圖中示出的區域和區域的形狀旨在示出所述元件的區域的特定結構，而不旨在限制本發明的范圍。