[發明專利]半導體封裝結構

在審

• 申請號: 201911241362.9
• 申請日: 2019-12-06
• 公開（公告）號: CN111952255A
• 公開（公告）日: 2020-11-17
• 發明（設計）人: 陳紀翰;林弘毅
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/485;H01L23/488
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 蕭輔寬

本公開提供一種半導體封裝結構，其包含：第一半導體裸片，其具有有源表面和與所述有源表面相對的無源表面；導電元件，其與所述第一半導體裸片齊平；第一再分布層RDL，與接近所述有源表面相比，其更接近所述無源表面；第二RDL，其與接近所述無源表面相比，更接近所述有源表面；以及第二半導體裸片，其在所述第二RDL之上，且通過所述第二RDL電耦合到所述第一半導體裸片。在所述第一RDL、所述導電元件、所述第二RDL和所述第一半導體裸片的所述有源表面之間建立第一導電路徑。

技術領域

本公開涉及用于高速信號傳輸的半導體封裝結構。

背景技術

硅光子或光學引擎全都需要高速數據速率，或高速信號傳輸。芯片上芯片(CoC)封裝中的常規信號傳輸路徑包含上部芯片(通常寬度較小)到下部芯片(通常寬度較寬)的倒裝芯片接合中的銅柱、下部芯片信號線、下部芯片信號線到運載下部芯片和上部芯片的襯底的導電端子的導線接合。

或者，芯片上芯片(CoC)封裝中的常規信號傳輸路徑包含上部芯片(通常寬度較小)到下部芯片(通常寬度較寬)的倒裝芯片接合中的銅柱、下部芯片導電墊、下部芯片高支柱、到導電端子(通常C4凸塊)的下部芯片再分布層(RDL)，且接著運載下部芯片和上部芯片的襯底的導電墊。

常規導線接合信號傳輸的限制在于經擴展傳輸路徑所導致高阻抗妨礙了實現高速數據速率，例如100G比特/秒、400G比特/秒或1.6T比特/秒。另外，硅光子和光學引擎通常需要高速數據速率，結合至少一電子IC(EIC)與光子IC(PIC)的集成。

發明內容

在一些實施例中，本公開提供一種半導體封裝結構，其包含：第一半導體裸片，其具有有源表面和與所述有源表面相對的無源表面；導電元件，其與所述第一半導體裸片齊平；第一再分布層(RDL)，與接近有源表面相比，其更接近無源表面；第二RDL，其與接近無源表面相比，更接近有源表面；以及第二半導體裸片，其在第二RDL之上，且通過第二RDL電耦合到第一半導體裸片。在第一RDL、導電元件、第二RDL和第一半導體裸片的有源表面之間建立第一導電路徑。

在一些實施例中，本公開提供一種半導體封裝結構，其包含：第一半導體裸片，其具有有源表面和與所述有源表面相對的無源表面；導電元件，其與所述第一半導體裸片齊平；第一再分布層(RDL)，與接近有源表面相比，其更接近無源表面；第二RDL，其與接近無源表面相比，更接近有源表面；以及第二半導體裸片，其在第二RDL之上，且通過第二RDL電耦合到第一半導體裸片。第二半導體裸片包括波導層。

在一些實施例中，本公開提供一種扇出封裝結構，其包含襯底、所述襯底之上的第一封裝，以及所述第一封裝之上的第二封裝。所述第一封裝具有第一半導體裸片、電耦合到所述第一半導體裸片的有源表面的扇出再分布層(RDL)、所述第一半導體裸片上的高凸塊密度區，以及鄰近于所述第一半導體裸片的低凸塊密度區。所述扇出RDL電耦合所述高凸塊密度區與所述低凸塊密度區。

附圖說明

當結合附圖閱讀時，從以下具體描述容易理解本公開的各方面。應注意，各種特征可能未按比例繪制。實際上，為了論述清晰起見，可任意增大或減小各種特征的尺寸。

圖1A說明根據本公開的一些實施例的半導體封裝結構的橫截面圖。

圖1B說明根據本公開的一些實施例的半導體封裝結構的橫截面圖。

圖1C說明根據本公開的一些實施例的沿著圖1B中的線AA的上部封裝的仰視透視圖。

圖1D說明根據本公開的一些實施例的沿圖1B中的線BB的下部封裝的俯視透視圖。

圖2A說明根據本公開的一些實施例的半導體封裝結構的橫截面圖。

圖2B說明根據本公開的一些實施例的半導體封裝結構的橫截面圖。