[發明專利]一種存算一體芯片的嵌入式處理器、指令集及數據處理方法

有效

• 申請號: 201911240907.4
• 申請日: 2019-12-06
• 公開（公告）號: CN110990060B
• 公開（公告）日: 2022-03-22
• 發明（設計）人: 劉躍;呂毅;張誠;趙輝;高崢;徐翌;魯辭莽
• 申請（專利權）人: 北京瀚諾半導體科技有限公司;北京大學;杭州閃億半導體有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06N3/063
• 代理公司: 北京君尚知識產權代理有限公司 11200
• 代理人: 司立彬

本發明公開了一種存算一體芯片的嵌入式處理器、指令集及數據處理方法。本方法為：1)嵌入式處理器通過數據輸入接口直接從輸入數據緩存中讀取數據；2)當存算一體陣列進行人工神經網絡計算時，將待處理數據送入存算一體陣列/邏輯，控制DAC將數據轉換為模擬信號后進行矩陣乘加運算，然后控制ADC將運算結果轉換為數字信號；3)嵌入式處理器讀回運算結果并對其進行運算或者激活操作之后對中間數據進行緩存，然后判斷是否為最后一層神經網絡運算；4)如果不是最后一層，則循環進行步驟2)和步驟3)；如果是最后一層，則進行步驟5)；5)嵌入式處理器進行最終結果處理，判斷人工神經網絡識別結果，根據識別結果，確定是否將結果輸出。

技術領域

本發明涉及存算一體芯片，具體涉及一種存算一體芯片的嵌入式處理器、指令集及數據處理方法。

背景技術

對于傳統的馮諾依曼計算體系結構，處理器和存儲器是分開的。當該計算體系結構應用于人工神經網絡運算的時候，需要進行大量的數據存取和計算操作，運算功耗大、時間長、效率低，已經不能滿足大多數場景的應用，特別是低功耗、低時延的邊緣計算應用場景。

為了突破這種瓶頸，基于存算一體計算體系結構的芯片得到快速發展，其基本思想是直接利用存儲單元進行數據的乘加計算，從而減少神經網絡在進行大量乘加計算過程中的處理器和存儲器之間的數據交互，在降低功耗和時延的同時大大提高性能。

對于存算一體芯片，嵌入式處理器不再參與人工神經網絡中大運算量的乘加計算，而是主要負責芯片的配置、芯片內外數據交互和芯片工作流程控制等，比如存算陣列/子陣列的配置、輸入數據基本處理、陣列間模擬數字轉換控制、運算中間結果處理以及輸出結果處理提取等。在存算一體芯片中，通用而非面向存算一體芯片特點而設計的嵌入式中央處理器(CPU)或者微控制器(MCU)控制效率較低，一些人工神經網絡相關的計算(比如各種激活函數轉化、卷積神經網絡中的池化操作等)需要額外的電路邏輯來實現，且沒有與存算一體核心計算陣列/邏輯相匹配的控制邏輯電路，不利于快速的存算一體芯片開發和集成。

發明內容

有鑒于此，本發明的目的在于提供一種存算一體芯片的嵌入式處理器、指令集及數據處理方法，以提高存算一體芯片的控制以及代碼實現效率，降低整體芯片的開發集成難度，降低整體運算功耗和計算時延。

為實現上述目的，本發明有如下技術方案：

一種存算一體芯片的嵌入式處理器數據處理方法，其步驟包括：

1)嵌入式處理器將存算一體芯片的存算一體陣列/邏輯配置為多個子陣列，不同所述子陣列用于數據的矩陣乘加運算或者神經網絡不同層的運算；然后通過數據輸入接口直接從輸入數據緩存中讀取數據；

2)當存算一體陣列進行人工神經網絡計算時，嵌入式處理器將待處理數據送入存算一體陣列/邏輯，控制DAC將待處理數據轉換為模擬信號，然后控制存算一體的一對應子陣列進行矩陣乘加運算，然后控制ADC將運算結果轉換為數字信號；

3)嵌入式處理器讀回運算結果并對其進行激活、池化或者基本的運算操作之后，通過內部數據存儲器對中間數據進行緩存，并判斷是否為最后一層神經網絡運算；

4)如果不是最后一層，則循環進行步驟2)和步驟3)；如果是最后一層，則進行步驟5)；

5)嵌入式處理器進行最終結果處理，判斷人工神經網絡識別結果，根據識別結果，確定是否將結果輸出。

進一步的，步驟2)的實現方法為：通過控制信號使能指令ENA、控制信號去使能指令DISA、控制信號脈沖指令PUL，經輸出控制信號接口給出拉高、拉低或者脈沖控制信號，配合基本操作指令通過外部控制寄存器接口配置外部控制寄存器，拉高、拉低或者脈沖控制信號和外部控制寄存器數據直接發送到算一體陣列/邏輯模塊，以控制DAC、存算一體陣列以及ADC順序進行工作。