[發明專利]錯誤校正解碼器及具有錯誤校正解碼器的存儲器控制器

在審

• 申請號: 201911206579.6
• 申請日: 2019-11-29
• 公開（公告）號: CN111831468A
• 公開（公告）日: 2020-10-27
• 發明（設計）人: 姜淳榮;金大成;成玩濟;趙明珍;韓在永
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G06F11/10
• 分類號: G06F11/10;G11C29/42
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 趙赫;趙永莉

本申請涉及一種錯誤校正解碼器和具有該錯誤校正解碼器的存儲器系統。該錯誤校正解碼器包括：節點處理器，用于基于用于迭代解碼的至少一個參數來執行錯誤校正解碼的至少一次迭代；可靠性信息生成器，在確定對應于當前迭代的錯誤校正解碼不成功時，生成對應于當前迭代的可靠性信息；以及參數調整器，在確定可靠性信息滿足預定條件時調整至少一個參數，并基于經調整的參數來控制節點處理器執行下一次迭代。

相關申請的交叉引用

本專利文件要求于2019年4月23日提交的申請號為10-2019-0047439的韓國專利申請的優先權和權益，該韓國專利申請通過引用整體并入本文以用于所有目的。

技術領域

所公開技術的各個實施例總體涉及一種錯誤校正解碼器和具有該錯誤校正解碼器的存儲器控制器。

背景技術

存儲器系統可包括臨時或永久存儲數據的存儲介質。在諸如寫入、讀取、傳送或處理的各種操作期間，可能會發生數據錯誤或數據損壞。

為了確保數據的可靠性，存儲器系統可使用錯誤校正技術，諸如錯誤校正編碼和錯誤校正解碼。

發明內容

所公開技術的實施例涉及一種錯誤校正解碼器和具有該錯誤校正解碼器的存儲器控制器。所公開的技術的一些實施例可減少或避免由錯誤校正解碼失敗所造成的錯誤平層(error floor)現象。

所公開技術的實施例可提供一種錯誤校正解碼器。該錯誤校正解碼器可包括：節點處理器，被配置成基于用于迭代解碼的至少一個參數來執行錯誤校正解碼的至少一次迭代；可靠性信息生成器，被配置成在確定對應于當前迭代的錯誤校正解碼不成功時，生成對應于當前迭代的可靠性信息；以及參數調整器，被配置成在確定可靠性信息滿足預定條件時調整至少一個參數，并基于經調整的參數來控制節點處理器執行下一次迭代。

所公開技術的實施例可提供一種存儲器系統。該存儲器系統可包括：存儲器裝置；以及存儲器控制器，與存儲器裝置通信，并且被配置成從存儲器裝置的第一存儲區域接收至少一個讀取向量，并且基于所接收的讀取向量來執行錯誤校正解碼，其中存儲器控制器包括：節點處理器，被配置成基于用于迭代解碼的至少一個參數來執行錯誤校正解碼的至少一次迭代；可靠性信息生成器，被配置成在確定對應于當前迭代的錯誤校正解碼不成功時，生成對應于當前迭代的可靠性信息；以及參數調整器，被配置成在確定可靠性信息滿足預定條件時調整至少一個參數，并基于經調整的參數來控制節點處理器執行下一次迭代。

附圖說明

圖1是示出基于所公開技術的一些實施例的錯誤校正電路的示例示圖。

圖2是示出圖1所示錯誤校正解碼器的示例示圖。

圖3是奇偶校驗矩陣的示例。

圖4是圖3所示的奇偶校驗矩陣的Tanner圖的示例。

圖5是示出使用圖3所示奇偶校驗矩陣計算的校正子向量的示例示圖。

圖6是示出在硬判決解碼中通過使用一個讀取值來生成初始對數似然比(LLR)值的進程的示例示圖。

圖7是示出在軟判決解碼中通過使用g個讀取值來生成初始LLR值的進程的示例示圖。

圖8是查找表的示例。

圖9是示出基于所公開技術的一些實施例的可靠性確定策略的示例表。

圖10是示出基于所公開技術的一些實施例的調整參數的進程的示例示圖。

圖11是示出基于所公開技術的一些實施例的調整參數的進程的示例示圖。

圖12是示出基于所公開技術的一些實施例的調整參數的進程的示例示圖。