[發(fā)明專利]N型半導(dǎo)體器件及其制造方法

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• 申請(qǐng)?zhí)枺?/td>: 201911192536.7
• 申請(qǐng)日: 2019-11-28
• 公開（公告）號(hào): CN110739220A
• 公開（公告）日: 2020-01-31
• 發(fā)明（設(shè)計(jì)）人: 翁文寅
• 申請(qǐng)（專利權(quán)）人: 上海華力集成電路制造有限公司
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L29/78
• 代理公司: 31211 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 郭四華

本發(fā)明公開了一種N型半導(dǎo)體器件，包括：形成于硅襯底表面上的柵極結(jié)構(gòu)；柵極結(jié)構(gòu)形成于凹槽中，包括依次疊加的柵介質(zhì)層、N型功函數(shù)層和金屬柵；溝道區(qū)形成于硅襯底表面中；N型半導(dǎo)體器件的工藝節(jié)點(diǎn)為7nm以下，凹槽的寬度為20nm以下；N型功函數(shù)層的厚度減薄到滿足金屬柵對(duì)所述凹槽進(jìn)行完全填充的要求；N型功函數(shù)層的材料采用TaAl，利用TaAl的功函數(shù)接近所述底的導(dǎo)帶底的特性來減少N型半導(dǎo)體器件的閾值電壓，使功函數(shù)層的厚度和器件閾值電壓同時(shí)滿足7nm以下的工藝節(jié)點(diǎn)的器件要求。本發(fā)明還公開了一種N型半導(dǎo)體器件的制造方法。本發(fā)明能使N型功函數(shù)層的材料同時(shí)滿足厚度縮小以及閾值電壓減少的要求，能很好應(yīng)用于7nm以下工藝節(jié)點(diǎn)的制程中。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，特別涉及一種N型半導(dǎo)體器件。本發(fā)明還涉及N型半導(dǎo)體器件的制造方法。

背景技術(shù)

如圖1所示，是現(xiàn)有N型半導(dǎo)體器件的結(jié)構(gòu)示意圖；為了表示器件等比例縮小對(duì)器件結(jié)構(gòu)所產(chǎn)生的變化，圖1中同時(shí)顯示了兩個(gè)器件，虛線AA左側(cè)的N型半導(dǎo)體器件101a的柵極結(jié)構(gòu)106a的長(zhǎng)度Lg101大于虛線AA右側(cè)的N型半導(dǎo)體器件101b的柵極結(jié)構(gòu)106b的長(zhǎng)度Lg102。

N型半導(dǎo)體器件101b為在N型半導(dǎo)體器件101a的基礎(chǔ)上做等比例縮小形成，二者的工藝結(jié)構(gòu)類似，分別包括：

形成于硅襯底102表面上的柵極結(jié)構(gòu)，分別如標(biāo)記106a和106b所示。

所述柵極結(jié)構(gòu)形成于凹槽中，所述柵極結(jié)構(gòu)包括依次疊加的柵介質(zhì)層107、N型功函數(shù)層109和金屬柵(未顯示)；所述柵介質(zhì)層107形成于所述凹槽的側(cè)面和底部表面，所述N型功函數(shù)層109形成于所述柵介質(zhì)層107的表面，所述金屬柵需要將所述凹槽完全填充。

P型摻雜的溝道區(qū)形成于所述硅襯底102表面中，被所述柵極結(jié)構(gòu)覆蓋的所述溝道區(qū)的表面用于形成溝道。所述溝道區(qū)通常由P型阱103組成，由N+區(qū)組成的源區(qū)104和漏區(qū)105形成在所述柵極結(jié)構(gòu)兩側(cè)的所述P型阱103中。

現(xiàn)有技術(shù)中，N型功函數(shù)層109通常采用TiAl，通過調(diào)節(jié)N型功函數(shù)層109的厚度來調(diào)節(jié)器件的閾值電壓。

隨著半導(dǎo)體技術(shù)的發(fā)展，工藝節(jié)點(diǎn)不斷縮小，在半導(dǎo)體器件中通常會(huì)采用鰭體(Fin)結(jié)構(gòu)并形成鰭式晶體管(FinFET)。所述柵極結(jié)構(gòu)覆蓋在部分長(zhǎng)度的所述鰭體的頂部表面和側(cè)面。

器件的柵極結(jié)構(gòu)通常采用HKMG，HK表示柵介質(zhì)層采用了高介電常數(shù)層，MG表示金屬柵。在器件的形成工藝中，通常會(huì)先采用由偽柵介質(zhì)層和偽多晶硅柵的偽柵極結(jié)構(gòu)，利用偽柵極結(jié)構(gòu)的自對(duì)準(zhǔn)作用形成器件的源漏區(qū)，源漏區(qū)的形成區(qū)域通常還會(huì)形成嵌入式外延層。柵極結(jié)構(gòu)形成之前需要先去除偽柵極結(jié)構(gòu)。而偽柵極結(jié)構(gòu)去除之后會(huì)形成凹槽，故柵極結(jié)構(gòu)需要填充在凹槽中。隨著工藝節(jié)點(diǎn)的縮小，柵極結(jié)構(gòu)所填充的凹槽的寬度會(huì)不斷縮小，這樣就對(duì)柵極結(jié)構(gòu)的尺寸造成到了限制。

如圖1中，柵極結(jié)構(gòu)106a中在形成所述N型功函數(shù)層109后，會(huì)留下較大的空隙110a，這時(shí)會(huì)滿足金屬柵的填充要求。但是隨著工藝節(jié)點(diǎn)的縮小，Lg102變小后，所述N型功函數(shù)層109填充后，會(huì)使空隙110b較小，使得無法滿足金屬柵的填充要求；甚至，為了滿足更小的器件閾值電壓的要求，所述N型功函數(shù)層109的厚度會(huì)增加到無法留下空隙110b，這樣就無法實(shí)現(xiàn)金屬柵的填充。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種N型半導(dǎo)體器件，能使N型功函數(shù)層的材料同時(shí)滿足厚度縮小以及閾值電壓減少的要求，能很好應(yīng)用于7nm以下工藝節(jié)點(diǎn)的制程中。為此，本發(fā)明還提供一種N型半導(dǎo)體器件的制造方法。

為解決上述技術(shù)問題，本發(fā)明提供的N型半導(dǎo)體器件包括：

形成于硅襯底表面上的柵極結(jié)構(gòu)。