[發明專利]比較器

在審

• 申請號: 201911188793.3
• 申請日: 2019-11-28
• 公開（公告）號: CN112865763A
• 公開（公告）日: 2021-05-28
• 發明（設計）人: 季汝敏
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H03K5/24
• 分類號: H03K5/24
• 代理公司: 廣州華進聯合專利商標代理有限公司 44224
• 代理人: 史治法

本發明涉及一種比較器，包括：第一級運放電路、第二級運放電路、偏置電路及鉗位電路；第一級運放電路包括兩個電壓輸入端及一個電壓輸出端；第二級運放電路與偏置電路及第一級運放電路的電壓輸出端相連接；鉗位電路與第一級運放電路的電壓輸出端相連接。上述比較器中通過增設鉗位電路，可以將第一級運放電路的電壓輸出端的最高電壓鉗位至預設電壓，在比較器工作過程中第一級運放電路的電壓輸出端的電壓變化幅度較小，可以減小第一級運放電路的電壓輸出端的放電延時，從而提高比較器的翻轉速度。

技術領域

本申請涉及集成電路技術領域，特別是涉及一種比較器。

背景技術

現有的比較器被廣泛應用于各個領域，比較器的一個要求為能夠快速得到比較的結果，以便于快速進行下一步處理，例如，當檢測到過流異常時，希望盡快對該異常情況處理。但由于比較器本身固有的延時，經常會導致處理的速度滯后，比較器的翻轉速度較慢，這個延時主要是比較器中第一級運放電路的輸出端及第二級運放電路的輸出端的節點充放電的延時所導致，譬如，當第一待比較電壓VP大于第二待比較電壓VN時，第一級運放電路的輸出端的電路下拉，會從一個較高的電位下拉至地電位，當第一待比較電壓VP小于第二待比較電壓VN時，第一級運放電路的輸出端的電位會被重新上拉至高電位。此外，比較器中第一級運放電路的輸出信號的快速變化會耦合到第一待比較電壓VP，形成回踢噪聲(kickback noise)，不僅會對待比較電壓造成干擾，還可能導致輸出錯誤翻轉。

發明內容

基于此，有必要針對現有技術中的比較器存在的由于輸出端充放電延時而導致的比較器處理速度滯后、翻轉速度較慢的問題，及會形成回踢噪聲，對待比較電壓造成干擾，導致輸出錯誤翻轉等問題進行改進。

為了實現上述目的，一方面，本發明提供了一種比較器，包括：

第一級運放電路、第二級運放電路、偏置電路及鉗位電路；其中，

所述第一級運放電路包括兩個電壓輸入端及一個電壓輸出端；所述第一級運放電路的兩個電壓輸入端用于輸入待比較電壓；

所述第二級運放電路與所述偏置電路及所述第一級運放電路的電壓輸出端相連接；

所述鉗位電路與所述第一級運放電路的電壓輸出端相連接，用于將所述第一級運放電路的電壓輸出端的最高電壓鉗位至預設電壓。

上述比較器中通過增設鉗位電路，可以將第一級運放電路的電壓輸出端的最高電壓鉗位至預設電壓，在比較器工作過程中第一級運放電路的電壓輸出端的電壓變化幅度較小，可以減小第一級運放電路的電壓輸出端的放電延時，從而提高比較器的翻轉速度；此外，由于第一級運放電路的電壓輸出端的電壓變化幅度較小，第一級運放電路的電壓輸出端的電壓變化對輸入的待比較電壓的耦合作用也相應減小，可以減小輸入的待比較電壓的回踢噪聲，避免對待比較電壓造成干擾，確保輸出的正確性；同時，上述比較器還具有結構簡單，成本低及容易實現等優點。

在其中一個實施例中，所述第一級運放電路包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管及第二NMOS管；其中，

所述第一PMOS管的柵極與第一待比較電壓相連接；

所述第二PMOS管的柵極與第二待比較電壓相連接；

所述第三PMOS管的柵極與所述偏置電路相連接，所述第三PMOS管的漏極與所述第一PMOS管的源極及所述第二PMOS管的源極相連接；

所述第一NMOS管的柵極與漏極短接，并與所述第一PMOS管的漏極相連接，所述第一NMOS管的源極接地；

所述第二NMOS管的柵極與所述第一NMOS管的柵極相連接，所述第二NMOS管的漏極與所述第二PMOS管的漏極相連接作為所述第一級運放電路的電壓輸出端，所述第二NMOS管的源極接地。