[發(fā)明專利]控制處理器中的功率狀態(tài)降級(jí)

在審

• 申請(qǐng)?zhí)枺?/td>: 201911182566.X
• 申請(qǐng)日: 2019-11-27
• 公開（公告）號(hào): CN111381664A
• 公開（公告）日: 2020-07-07
• 發(fā)明（設(shè)計(jì)）人: E·威斯曼;H·阿布-薩拉;D·萊德爾曼;N·羅森茨維格;E·羅特姆;E·納坦森;Y·薩賓;S·利維
• 申請(qǐng)（專利權(quán)）人: 英特爾公司
• 主分類號(hào): G06F1/3234
• 分類號(hào): G06F1/3234;G06F1/324;G06F1/3296
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 黃嵩泉;張?chǎng)?/td>

本申請(qǐng)公開了控制處理器中的功率狀態(tài)降級(jí)。在實(shí)施例中，用于降級(jí)的處理器包括用于執(zhí)行指令的多個(gè)核以及降級(jí)控制電路。降級(jí)控制電路用于：針對(duì)多個(gè)核中的每個(gè)核，確定該核中的功率狀態(tài)中斷事件的平均計(jì)數(shù)；確定該多個(gè)核的平均計(jì)數(shù)的總和；判定第一核的平均計(jì)數(shù)是否超過第一降級(jí)閾值；判定多個(gè)核的平均計(jì)數(shù)的總和是否超過第二降級(jí)閾值；以及響應(yīng)于第一核的平均計(jì)數(shù)超過第一降級(jí)閾值并且平均計(jì)數(shù)的總和超過第二降級(jí)閾值的判定，執(zhí)行對(duì)第一核的功率狀態(tài)降級(jí)。描述了其他實(shí)施例并要求它們的權(quán)利。

技術(shù)領(lǐng)域

實(shí)施例總體上涉及計(jì)算機(jī)處理器。更具體地，實(shí)施例涉及計(jì)算機(jī)處理器中的功率管理。

背景技術(shù)

半導(dǎo)體處理和邏輯設(shè)計(jì)的進(jìn)步已允許可在集成電路設(shè)備上存在的邏輯數(shù)量的增長(zhǎng)。結(jié)果是，計(jì)算機(jī)系統(tǒng)配置已從系統(tǒng)中的單個(gè)或多個(gè)集成電路演進(jìn)到各個(gè)集成電路上的多個(gè)硬件線程、多個(gè)核、多個(gè)器件和/或完整系統(tǒng)。進(jìn)一步地，隨著集成電路的密度增長(zhǎng)，對(duì)計(jì)算系統(tǒng)的功率要求也已提高。結(jié)果是，存在對(duì)與集成電路相關(guān)聯(lián)的能效和節(jié)能的迫切需求。

附圖說明

圖1是根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)的部分的框圖。

圖2是根據(jù)本發(fā)明的實(shí)施例的處理器的框圖。

圖3是根據(jù)本發(fā)明的另一實(shí)施例的多域處理器的框圖。

圖4是包括多個(gè)核的處理器的實(shí)施例。

圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例的處理器核的微架構(gòu)的框圖。

圖6是根據(jù)另一實(shí)施例的處理器核的微架構(gòu)的框圖。

圖7是根據(jù)又一實(shí)施例的處理器核的微架構(gòu)的框圖。

圖8是根據(jù)更進(jìn)一步的實(shí)施例的處理器核的微架構(gòu)的框圖。

圖9是根據(jù)本發(fā)明的另一實(shí)施例的處理器的框圖。

圖10是根據(jù)本發(fā)明的實(shí)施例的代表性SoC的框圖。

圖11是根據(jù)本發(fā)明的實(shí)施例的另一示例SoC的框圖。

圖12是可以與實(shí)施例一起使用的示例系統(tǒng)的框圖。

圖13是可以與實(shí)施例一起使用的另一示例系統(tǒng)的框圖。

圖14是代表性計(jì)算機(jī)系統(tǒng)的框圖。

圖15A-圖15B是根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)的框圖。

圖16是圖示根據(jù)實(shí)施例的用于制造集成電路以執(zhí)行操作的IP核開發(fā)系統(tǒng)的框圖。

圖17A-圖17B是圖示根據(jù)本發(fā)明的實(shí)施例的通用向量友好指令格式及其指令模板的框圖。

圖18A-圖18D是圖示根據(jù)本發(fā)明的實(shí)施例的示例性專用向量友好指令格式的框圖。

圖19是根據(jù)本發(fā)明的一個(gè)實(shí)施例的寄存器架構(gòu)的框圖。

圖20A是圖示根據(jù)本發(fā)明的實(shí)施例的示例性有序流水線和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行流水線的框圖。

圖20B是圖示根據(jù)本發(fā)明的實(shí)施例的要包括在處理器中的有序架構(gòu)核的示例性實(shí)施例和示例性的寄存器重命名的亂序發(fā)布/執(zhí)行架構(gòu)核的框圖。

圖21A-圖21B圖示更具體的示例性有序核架構(gòu)的框圖，該核將是芯片中的若干邏輯塊(包括相同類型和/或不同類型的其他核)中的一個(gè)。

圖22是根據(jù)本發(fā)明的實(shí)施例的可具有多于一個(gè)的核、可具有集成存儲(chǔ)器控制器、以及可具有集成圖形器件的處理器的框圖。

圖23-圖24是示例性計(jì)算機(jī)架構(gòu)的框圖。

圖25是根據(jù)本發(fā)明的實(shí)施例的對(duì)照使用軟件指令轉(zhuǎn)換器將源指令集中的二進(jìn)制指令轉(zhuǎn)換成目標(biāo)指令集中的二進(jìn)制指令的框圖。