[發明專利]一種時鐘分頻校準電路

在審

• 申請號: 201911179600.8
• 申請日: 2019-11-27
• 公開（公告）號: CN111010153A
• 公開（公告）日: 2020-04-14
• 發明（設計）人: 周夢杰;只生武;馬元君
• 申請（專利權）人: 南京德睿智芯電子科技有限公司
• 主分類號: H03K5/135
• 分類號: H03K5/135;H03M1/12
• 代理公司: 南京蘇高專利商標事務所(普通合伙) 32204
• 代理人: 杜鵬爽

1.一種時鐘分頻校準電路，其特征在于，包括時鐘分頻電路和分頻時鐘校準電路；

所述時鐘分頻電路用于基于輸入的采樣時鐘信號輸出占空比可選擇的時鐘分頻信號，作為待校準時鐘分頻信號；

所述分頻時鐘校準電路用于基于輸入的待校準時鐘分頻信號輸出已校準時鐘分頻信號，所述已校準時鐘分頻信號的上升沿與下降沿與采樣信號的上升沿和下降沿對齊。

2.根據權利要求1所述的時鐘分頻校準電路，其特征在于，所述時鐘分頻電路包括緩沖器和M個分頻D觸發器，分別為第一分頻D觸發器、第二分頻D觸發器……第i分頻D觸發器……第M分頻D觸發器；其中M∈N*，M>2，M為偶數；i∈N*，i<M；

所述第一分頻D觸發器的輸入端D接高電平，所述第i分頻D觸發器的正向輸出端Q接所述第i+1分頻D觸發器的輸入端D；

所述第M分頻D觸發器的反向輸出端接所述緩沖器的輸入端；所述第i分頻D觸發器的清零端口均接所述緩沖器的輸出端；

所述M個分頻D觸發器的時鐘輸入端口clk均接所述采樣時鐘信號。

3.根據權利要求2所述的時鐘分頻校準電路，其特征在于，所述緩沖器可采用一個或多個反相器串聯的電路結構。

4.根據權利要求3所述的時鐘分頻校準電路，其特征在于，所述分頻時鐘校準電路包括第一延時電路、反相器、校準D觸發器、或非門、第二延時電路和或門；

所述采樣時鐘信號分別連接第一延時電路和反相器的輸入端，用于輸出采樣時鐘延遲信號和采樣時鐘反相信號；所述校準D觸發器的時鐘輸入端口接入所述采樣時鐘反相信號，其輸入端D接入待校準時鐘分頻信號的前一級分頻D觸發器的反向輸出，其清零端連接至高電平；

所述校準D觸發器的正向輸出端與所述第一延時電路的輸出端連接至所述或非門，共同作為所述或非門的輸入；

所述第二延遲電路輸入端連接待校準信號，其輸出端與所述或非門的輸出端連接至所述或門，共同作為所述或門的輸入；所述或門的輸出即為已校準時鐘分頻信號。

5.根據權利要求4所述的時鐘分頻校準電路，其特征在于，所述第一延時電路可采用一個或多個反相器串聯的電路結構。

6.根據權利要求4所述的時鐘分頻校準電路，其特征在于，所述第一延時電路采用延時大小可調的延時電路結構，通過外部數字信號可對所述延時電路的延時大小進行調控。