[發(fā)明專利]空間通信應(yīng)用的低密度奇偶校驗碼編碼器裝置

有效

• 申請?zhí)枺?/td>: 201911136991.5
• 申請日: 2019-11-19
• 公開（公告）號: CN111313910B
• 公開（公告）日: 2021-12-07
• 發(fā)明（設(shè)計）人: 陳為剛;王瑞雪;韓昌彩;楊晉生
• 申請（專利權(quán)）人: 天津大學(xué)
• 主分類號: H03M13/11
• 分類號: H03M13/11;H03M13/00
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 潘俊達(dá)

1.一種空間通信應(yīng)用的低密度奇偶校驗碼編碼器裝置，其特征在于：包括控制電路、分別與所述控制電路相連接的輸入信息比特交織后多副本存儲單元、編碼運算單元和輸出緩存單元；

所述控制電路輸出的m₁輸入使能和m₂輸入使能連接所述輸入信息比特交織后多副本存儲單元以及所述輸出緩存單元，所述控制電路輸出的編碼運算使能作為輸出使能連接所述輸入信息比特交織后多副本存儲單元，所述控制電路輸出的編碼運算使能作為所述編碼運算單元的編碼使能，所述控制電路輸出的p₁輸入使能分別連接所述輸入信息比特交織后多副本存儲單元、所述編碼運算單元和所述輸出緩存單元，所述控制電路輸出的p₂輸入使能連接所述編碼運算單元和所述輸出緩存單元，所述控制電路輸出的輸出緩存使能作為所述輸出緩存單元的輸出使能以及整個編碼器的編碼輸出使能，輸入信息連接所述輸入信息比特交織后多副本存儲單元以及所述輸出緩存單元，所述輸入信息比特交織后多副本存儲單元的輸出連接所述編碼運算單元，所述編碼運算單元輸出的校驗位p₁和校驗位p₂連接所述輸出緩存單元，所述輸出緩存單元輸出編碼后的碼字，其中，m₁和m₂分別為信息位的前半段和后半段，p₁和p₂分別為校驗位的前半段和后半段；

所述控制電路包括一個計數(shù)器和一個計數(shù)比較器；

編碼器的工作使能控制所述計數(shù)器計數(shù)的開始與結(jié)束，所述計數(shù)器輸出的計數(shù)值作為所述計數(shù)比較器的輸入，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為0～(M-1)時，將m₁的輸入使能置為1，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為M～(2M-1)時，將m₂的輸入使能置為1，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為(2M-1)～3M時，將編碼運算使能置為1，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為(4M+3)～(5M+2)時，將p₁輸入使能置為1，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為(5M+3)～(6M+2)時，將p₂輸入使能置為1，所述計數(shù)比較器在所述計數(shù)器的計數(shù)值為(6M+3)～(8M+2)時，將編碼輸出使能置為1，其中，對于碼率為1/2的LDPC碼來說，信息位為1024比特的LDPC碼的M＝512，信息位為4096比特的LDPC碼的M＝2048，信息位為16384比特的LDPC碼的M＝8192。

2.根據(jù)權(quán)利要求1所述的空間通信應(yīng)用的低密度奇偶校驗碼編碼器裝置，其特征在于：所述輸入信息比特交織后多副本存儲單元包括及中間變量其中，k＝7、8的存儲單元、及中間變量其中，k＝5、6、7、8的存儲單元，其中，π_k表示M*M的置換矩陣，k∈{1,2,3,4,5,6,7,8}，π_k的第i行中非零元素1位于第π_k(i)列，i∈{1,2,…,M-1}，并由公式計算得到，其中表示向下取整，mod表示取模運算，θ_k、φ_k(j,M)(j＝0,1,2,3)的值通過預(yù)設(shè)的數(shù)值表進(jìn)行查找。

3.根據(jù)權(quán)利要求2所述的空間通信應(yīng)用的低密度奇偶校驗碼編碼器裝置，其特征在于：所述及中間變量其中，k＝7、8的存儲單元包括一個地址生成器1、兩個地址生成器2和三個RAM存儲器；其中，所述地址生成器1包括計數(shù)器1和計數(shù)器2，兩個計數(shù)器的計數(shù)值均為0～(M-1)，在m₁的輸入使能或者p₁的輸入使能是高電平時所述計數(shù)器1生成所述RAM存儲器的寫地址，在m₁的輸出使能或者p₁輸入使能為高電平時所述計數(shù)器2生成所述RAM存儲器的讀地址；其中，所述地址生成器2包括計數(shù)器3、計數(shù)器4和一個計數(shù)控制器，兩個計數(shù)器的計數(shù)值均為0～(M-1)，在m₁的輸入使能是高電平時所述計數(shù)器3的計數(shù)值輸出給所述計數(shù)控制器，所述計數(shù)控制器控制所述計數(shù)器3的計數(shù)值并生成所述RAM存儲器的寫地址，在m₁的輸出使能是高電平時所述計數(shù)器4生成所述RAM存儲器的讀地址；三個所述RAM存儲器的輸入和輸出的數(shù)據(jù)位寬為1比特，深度為M，三個所述RAM存儲器存儲的內(nèi)容以及輸出分別為以及