[發明專利]P型半導體器件及其制造方法

在審

• 申請號: 201911133329.4
• 申請日: 2019-11-19
• 公開（公告）號: CN110867489A
• 公開（公告）日: 2020-03-06
• 發明（設計）人: 翁文寅
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種P型半導體器件，柵極結構包括依次疊加的柵介質層和金屬柵，在柵介質層和所述金屬柵之間具有由TiN層組成的P型功函數層。P型功函數層具有功函數調節結構，功函數調節結構是由對TiN層進行表面處理形成。P型功函數層的功函數通過功函數調節結構調節。P型半導體器件的閾值電壓由P型功函數層的功函數確定并由功函數調節結構調節。本發明還公開了一種P型半導體器件的制造方法。本發明能在厚度參數之外調節TiN層組成的P型功函數層的功函數并從而調節器件的閾值電壓，從而能使P型功函數層的功函數調節不受到厚度的限制，有利于在等比例縮小的器件的應用。

技術領域

本發明涉及半導體集成電路制造領域，特別涉及一種P型半導體器件。本發明還涉及P型半導體器件的制造方法。

背景技術

隨著半導體技術的發展，高工藝節點的半導體器件的柵極結構中通常采用金屬柵(MG)，而柵介質層則通常采用高介電常數層(HK)，HK和MG疊加形成HKMG結構。

隨著半導體器件的尺寸的進一步縮小，半導體器件會采用鰭式晶體管結構，所述鰭式晶體管包括鰭體，所述鰭體呈納米條或納米片結構，且所述鰭體由所述半導體襯底刻蝕而成。所述柵極結構覆蓋在部分長度的所述鰭體的頂部表面和側面。而源區和漏區則形成在柵極結構兩側的所述鰭體中。

HKMG的柵極結構通常采用柵極替換工藝實現。也即先采用淀積加光刻和刻蝕工藝在所述柵極結構的形成區域形成所述偽柵極結構。所述偽柵極結構通常由柵氧化層和多晶硅柵疊加而成，之后在所述偽柵極結構的側面形成側墻，采用源漏離子注入工藝在所述偽柵極結構兩側形成源區和漏區。完成HKMG之前的所有正面工藝之后，再去除所述偽柵極結構，所述偽柵極結構去除區域會形成凹槽，之后，在凹槽中形成HKMG，隨著，器件的尺寸縮小，凹槽會縮小，HKMG的填充厚度會受到限制。

通常，在HKMG中，需要采用功函數層，N型半導體器件采用N型功函數層如TiAl，N型功函數層的功函數接近半導體襯底如硅襯底的導帶，有利于降低N型半導體器件的閾值電壓；P型半導體器件采用P型功函數層如TiN，P型功函數層的功函數接近半導體襯底如硅襯底的價帶，有利于降低P型半導體器件的閾值電壓即閾值電壓絕對值。

通常，在同一半導體襯底上需要同時集成N型半導體器件和P型半導體器件。這時，需要先形成所述P型功函數層6，之后再去除所述N型半導體器件形成區域中的所述P型功函數層6，之后在形成N型功函數層，這時，在所述P型半導體器件形成區域中N型功函數層會疊加在所述P型功函數層6的表面上，之后再形成所述金屬柵7。

現有方法中，所述P型半導體器件的閾值電壓是通過調節P型功函數層的厚度進行調節的。如圖1A至圖1D所示，是現有方法對N型半導體器件和P型半導體器件的閾值電壓進行調節對應的柵極結構的示意圖；在同一所述半導體襯底上同時集成有標準閾值電壓(SVT)和低閾值電壓(LVT)的P型半導體器件以及標準閾值電壓和低閾值電壓的N型半導體器件，其中標準閾值電壓大于低閾值電壓。圖1A對應于LVT的N型半導體器件，圖1B對應于SVT的N型半導體器件，圖1C對應于SVT的P型半導體器件，圖1D對應于LVT的P型半導體器件。

圖1A中，柵極結構包括疊加的高介電常數層101和N型功函數層102。

圖1B中，柵極結構包括疊加的高介電常數層101、P型功函數子層1031和N型功函數層102。

圖1C中，柵極結構包括疊加的高介電常數層101、P型功函數子層1031、P型功函數子層1032和N型功函數層102。

圖1D中，柵極結構包括疊加的高介電常數層101、P型功函數子層1031、P型功函數子層1032、P型功函數子層1033和N型功函數層102。