[發明專利]鰭體的制造方法

在審

• 申請號: 201911133315.2
• 申請日: 2019-11-19
• 公開（公告）號: CN110838449A
• 公開（公告）日: 2020-02-25
• 發明（設計）人: 宋洋;王昌鋒
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/10
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種鰭體的制造方法，包括步驟：步驟一、提供半導體襯底，定義出鰭體的形成區域；第二、對半導體襯底進行干法刻蝕形成多個鰭體，各鰭體之間為淺溝槽；步驟三、進行疏水處理使所述淺溝槽內側表面具有合適的親水疏水狀態；步驟四、對淺溝槽的表面進行清洗，以去除鰭體的干法刻蝕中所產生的聚合物；清洗完成后進行烘烤。本發明能減少對鰭體產生的表面張力，從而能防止鰭體產生粘連或倒塌。

技術領域

本發明涉及一種半導體集成電路的制造方法，特別是涉及一種鰭體的制造方法。

背景技術

隨著半導體制程技術的發展，柵極寬度不斷縮小，傳統平面CMOS器件已經不能滿足器件的需求，譬如對于短溝道效應的控制。對于20nm以下的技術節點，鰭式晶體管(FinFET)結構具有更好的電學性能。然而，FinFET制造工藝還存在很多難點，如鰭式晶體管中的鰭體(Fin)的制作工藝中對于fin的線寬(CD)，fin的高度(height)以及高深寬比的淺溝槽的刻蝕和填充的控制等等。

現有FinFET的制造工藝中，制造Fin的循環工藝(loop)生產技術為自對準兩次成型技術(self-aligned double patterning,SADP)，如圖1A至圖1G所示，是現有鰭體的制造方法各步驟中的器件剖面結構示意圖。現有鰭體的制造方法包括如下步驟：

步驟一、如圖1A所示，提供半導體襯底1，定義出鰭體1a的形成區域。

通常，所述半導體襯底1為硅襯底。

所述鰭體1a用于形成鰭式晶體管。所述鰭式晶體管的工藝節點為22nm以下。對于較小的工藝節點，通常采用自對準兩次成型技術來實現所述鰭體1a的形成區域的定義，包括如下分步驟：

步驟11、如圖1A所示，在所述半導體襯底1表面依次形成墊氧化層2，硬質掩膜層3，緩沖層4、核心(Core)層5、抗反射層6和光刻膠7。

所述硬質掩膜層3的材料包括氧化層或氮化層。

所述緩沖層4的材料包括氧化層或氮化層。

所述核心層5為碳基或多晶硅基核心層5。

所述抗反射層6包括介質抗反射層(DARC)和底部抗反射層(BARC)。

步驟12、如圖1B所示，進行光刻形成光刻膠7圖形。

步驟13、如圖1C所示，以所述光刻膠7圖形為掩膜依次對所述抗反射層6和所述核心層5進行刻蝕形成所述核心層5圖形，所述核心層5圖形由多個條形結構組成；之后去除所述光刻膠7圖形和所述抗反射層6。

步驟14、如圖1D所示，在所述核心層5圖形的條形結構的側面形成側墻。通常，所述側墻的采用為氮化層，通過淀積形成氮化層8，之后對氮化層8進行全面刻蝕工藝自對準在所述核心層5圖形的條形結構的側面形成所述側墻。

步驟15、去除所述核心層5圖形，由剩余的所述側墻定義出鰭體1a的形成區域。

第二、如圖1E所示，以所述側墻為掩膜依次對所述緩沖層4、所述硬質掩膜層3、所述墊氧化層2和所述半導體襯底1層進行刻蝕形成多個所述鰭體1a，各所述鰭體1a之間為淺溝槽9。

步驟三、如圖1F所示，對所述淺溝槽9的表面進行清洗，以去除所述鰭體1a的干法刻蝕中所產生的聚合物。通常，在所述鰭體1a刻蝕完成之后，在所述淺溝槽9的表面會殘留一層氧化層如二氧化硅，而二氧化硅為親水性材料。由圖1F可以看出，在清洗過程中，清洗液如去離子水10的表面和所述淺溝槽9的側面的接觸面夾角小于90度，所述清洗液10的表面會下凹，如標記101所示。

如圖1G所示，清洗完成后進行烘烤。由于，所述清洗液10的表面會下凹,這會對所述鰭體1a產生較大的拉應力，拉應力如標記102所示。在拉應力的作用下所述鰭體1a容易產生粘連或倒塌。