[發明專利]串行端口接口整合輸出系統

在審

• 申請號: 201911121315.0
• 申請日: 2019-11-15
• 公開（公告）號: CN110825684A
• 公開（公告）日: 2020-02-21
• 發明（設計）人: 潘康考
• 申請（專利權）人: 廣州健飛通信有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42
• 代理公司: 北京聯瑞聯豐知識產權代理事務所(普通合伙) 11411
• 代理人: 張瑩

本發明公開了一種串行端口接口整合輸出系統,所述的串行端口接口整合輸出系統，包括：寄存模塊、串行端口接口模塊、處理模塊、轉換輸出模塊和數模轉換模塊，用戶可選3線式或4線式串行端口接口模塊允許對許多內部參數進行程序設計和回讀，且擁有先進的低雜散與失真設計技術，從基帶到高中頻的寬帶信號可以實現高質量合成，并支持多主控，其中任何能夠進行發送和接收的設備都可以成為主總線，一個主控能夠控制信號的傳輸和時鐘頻率，讓系統設計更加靈活。

技術領域

本發明涉及轉換器的協議標準領域，特別涉及一種串行端口接口整合輸出系統。

背景技術

過去數據傳輸的接線方式，大體上分為并行端口和串行端口兩種，其中并行端口為各數據位同時傳送數據，而當機器執行順序程序時，可對應于全部或部分的內部處理單元所存的數據同時操作，因此所謂并行是指把數據劃分成若干塊分別映像到不同的處理機上，每一臺處理機運行同樣的處理程序對所分派的數據進行處理，惟其缺點即內存有多少位，就要用多少數據線，因此需要大量的數據線，成本相對高昂許多。

而串行端口與并行端口是相對的一對概念。串行端口是指傳輸過程中各數據位按順序進行傳輸的數據，即使用一條數據線，將數據一位一位地依次傳輸，每一位數據占據一個固定的時間長度，其只需要少數幾條線就可以在系統間交換信息，從而大大降低了成本，其中串行端口又區分為集成電路總線 (Inter-Integrated Circuit, 下稱IIC)、串行端口(Serial Peripheral Interface, 下稱SPI)等。

雖前述兩者串行皆為同步傳輸接口，且主要運用于處理器和周邊芯片，但由于SPI是一種高速的、全雙工、同步通信總線，標準的 SPI 也僅僅使用 4 個引腳，常用于單片機、實時時鐘和數字信號處理器等器件的通信，其SPI 通信原理IIC要簡單，它主要是主從方式通信，這種模式通常只有一個主機和一個或者多個從機，而在時序上，SPI沒有了起始、停止和應答，且 SPI 在通信的時候，只負責通信而不管是否通信成功，而IIC卻要通過應答信息來獲取通信成功失敗的信息，因此相對而言傳輸速度即緩慢許多。

發明內容

本發明要解決的技術問題在于，針對現有技術的上述缺陷，提供一種硬件結構簡單而且傳輸速度快的串行端口接口整合輸出系統。

本發明解決其技術問題所采用的技術方案是：構造一種串行端口接口整合輸出系統，包括：寄存模塊，存取初始化數據和第一數據；串行端口接口模塊，電性連接所述寄存模塊，并讀取所述初始化數據；處理模塊，接收并運算所述第一數據，以生成第二數據；轉換輸出模塊，電性連接所述處理模塊，生成并配置互聯網協議地址，且依據所述第二數據與所述互連網協議地址，并生成封包；以及數模轉換模塊，分別電性連接所述串行端口接口模塊和所述轉換輸出模塊，經由所述串行端口接口模塊讀取所述初始化數據進行初始化操作后，接收所述封包轉換為模擬量，并傳送至所述互聯網協議地址。

在本發明所述的系統中，所述處理模塊為JESD 204 B IP內核。

在本發明所述的系統中，所述第二數據和所述封包存取于相同所述互連網協議地址。

在本發明所述的系統中，所述數模轉換模塊為AD9144數模轉換器。

在本發明所述的系統中，所述封包包括指令字段和數據字段，并以所述指令字段作為起始點。

在本發明所述的系統中，所述轉換輸出模塊依據所述指令字段和所述數據字段的時序生成所述封包。

在本發明所述的系統中，所述串行端口接口模塊依據所述指令字段傳送命令至所述數模轉換模塊。

在本發明所述的系統中，所述指令字段更進一步包括最高有效位優先模式或最低有效位優先模式。

在本發明所述的系統中，更進一步包括：數據控制模塊，分別電性連接所述寄存模塊與所述處理模塊，并通過所述寄存模塊傳送所述第一數據至所述處理模塊。