[發明專利]PMOS半導體器件及其制造方法

在審

• 申請號: 201911107321.0
• 申請日: 2019-11-13
• 公開（公告）號: CN110854182A
• 公開（公告）日: 2020-02-28
• 發明（設計）人: 黃秋銘
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/10
• 分類號: H01L29/10;H01L29/78;H01L21/336
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種PMOS半導體器件，包括半導體基底及形成于基底表面的第一和第二外延層。第一外延層的摻雜結構設置為硼擴散阻擋層。第二外延層為非摻雜結構。柵極結構形成在第二外延層表面。在柵極結構兩側的第二外延層中形成有凹槽，在凹槽中填充有鍺硅外延層。溝道區形成在鍺硅外延層之間的第二外延層中。在鍺硅外延層中具有硼摻雜，第一外延層位于凹槽的底部并從鍺硅外延層的底部阻擋鍺硅外延層的硼向底部擴散。P+摻雜的源區和漏區形成在柵極結構兩側的鍺硅外延層中。本發明還公開一種PMOS半導體器件的制造方法。本發明能減少嵌入式鍺硅外延層的硼擴散，提高器件的電學性能。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種PMOS半導體器件。本發明還涉及一種PMOS半導體器件的制造方法。

背景技術

隨著集成電路的發展，場效應尺寸越來越小，半導體制造中引入了應力技術來改變溝道中的晶格結構，從而提高溝道中的載流子的遷移率；從現有的研究來看在溝道上施加拉應力能提高電子的遷移率，而施加壓應力則能提高空穴的遷移率。嵌入式鍺硅(SiGe)外延層技術被廣泛應用以提高PMOS的的性能，嵌入式SiGe技術通過在PMOS在源區和漏區嵌入SiGe材料，能夠向溝道區施加壓應力，使得PMOS的性能得到顯著的提升。目前在SiGe外延生長工藝中需要摻入硼元素，然而硼元素在后續的熱處理工藝中，由于擴散效應增強，使得硼元素會朝底部擴散，影響器件的整體性能。

發明內容

本發明所要解決的技術問題是提供一種PMOS半導體器件，能減少嵌入式鍺硅外延層的硼擴散，提高器件的電學性能。為此，本發明還提供一種PMOS半導體器件的制造方法。

為解決上述技術問題，本發明提供的PMOS半導體器件包括：

半導體基底，形成于所述半導體基底表面的第一外延層和形成于所述第一外延層表面的第二外延層。

所述第一外延層的摻雜結構設置為硼擴散阻擋層。

所述第二外延層為非摻雜結構。

柵極結構形成在所述第二外延層表面。

在所述柵極結構兩側的所述第二外延層中形成有凹槽，在所述凹槽中填充有鍺硅外延層。

溝道區形成在所述鍺硅外延層之間的所述第二外延層中。

在所述鍺硅外延層中具有硼摻雜，所述第一外延層位于所述凹槽的底部并從所述鍺硅外延層的底部阻擋所述鍺硅外延層的硼向底部擴散。

P+摻雜的源區和漏區形成在所述柵極結構兩側的所述鍺硅外延層中。

進一步的改進是，所述半導體基底為硅基底，所述第一外延層為硅外延層，所述第二外延層為硅外延層。

進一步的改進是，所述第一外延層的摻雜雜質包括碳或磷。

進一步的改進是，所述凹槽為Σ結構凹槽。

進一步的改進是，所述柵極結構包括依次疊加的柵介質層和柵導電材料層。

進一步的改進是，所述柵介質層的材料包括氧化層或高介電常數材料層；所述柵導電材料層為多晶硅柵或者為金屬柵。

進一步的改進是，在所述柵極結構的側面形成有側墻。

進一步的改進是，所述鍺硅外延層的底部和所述第一外延層接觸。

為解決上述技術問題，本發明提供的PMOS半導體器件的制造方法，其特征在于，包括如下步驟：

步驟一、提供一半導體基底，進行第一次摻雜外延生長在所述半導體基底表面形成第一外延層，所述第一次摻雜外延生長使所述第一外延層的摻雜結構設置為硼擴散阻擋層。