[發明專利]一種面向寬電壓的在線時序檢錯糾錯電路

有效

• 申請號: 201911093194.3
• 申請日: 2019-11-11
• 公開（公告）號: CN111047033B
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 劉昊;范雪梅;汪茹晉;陸生禮
• 申請（專利權）人: 東南大學
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 朱楨榮

本發明公開了一種面向寬電壓的在線時序檢錯糾錯電路，涉及集成電路計算、推算、計數的技術領域，包括：在線時序檢錯單元、在線時序糾錯單元、控制信號發生單元。在線時序檢錯單元僅由9個CMOS晶體管構成，面積開銷小，在超低電壓(0.4~0.6V)下保持穩定的檢錯性能；在線時序糾錯單元由基于傳輸門的數據選通觸發器構成，可同時實現檢測數據采集和在線時序錯誤糾正，結構簡單，功耗開銷低；控制信號發生單元僅由反相器控制系統全局時鐘信號，產生檢測控制信號。本發明結構簡單、性能穩定，在寬電壓下應用于神經網絡硬件加速器，可在線實現同一周期多次時序檢錯和糾錯，極大地提高加速器吞吐量，降低系統能耗。

技術領域

本發明涉及集成電路計算、推算、計數的技術領域，特別是一種面向寬電壓的在線時序檢錯糾錯電路。

背景技術

為了滿足智能物聯網、智慧醫療可穿戴等移動設備系統片上芯片在不同負載情況下對高能效和性能的需求，近年來寬電壓范圍電路，引起了工業界和學術界的極大關注。寬電壓電路通常涵蓋近/亞閾值區至常規電壓區，可以根據芯片不同負載下對性能或能效的實際需求在寬電壓范圍內靈活調整供電電壓，實現能效最優化。然而，由于工藝、電壓、溫度（Process、Voltage?and?Temperature，PVT）變化對電路時序的影響，尤其是低電壓下嚴重影響了芯片系統的性能和可靠性。且隨著制造工藝的不斷進步，PVT變化對時序電路數據路徑的延遲影響越加顯著。

為避免由PVT變化引起的延遲錯誤，傳統的集成電路設計通過一定的電壓和時序安全余量來抑制性能下降，但這些過多的安全余量明顯降低了系統的能效和吞吐量。時序彈性電路結合DVFS技術，通過時序錯誤檢測和校正（TEDC）單元，可動態調節系統的工作電壓和頻率，一定程度上可有效消除過多的安全余量。其中，Razor使最具代表性的TEDC結構，可通過由延遲時鐘信號使能的數據采樣副本（陰影鎖存器）和多路選擇單元，進行在線時序錯誤檢測。但是，該設計所需晶體管數目較多，且無法在同一周期執行時序錯誤校正，需要過多額外的面積和能耗開銷。而其他基于Razor的TEDC優化結構，雖然所需晶體管數量有所降低但，無法在低電壓下執行穩定的時序檢錯和糾錯。

深度神經網絡（DNN）已經在視覺圖像分類、音頻和文本識別方面取得了突出的效果。基于DNN硬件加速器的智能移動設備的已廣泛應用于各個重要領域，從智慧城市管理和商業電子消費到先進醫療輔助，其對性能和能效的需求也越來越高。神經網絡硬件加速器的架構通常依賴于相對簡單的普通數據路徑和控制平臺，在低電壓下對時序延遲問題非常敏感。

綜上，現有的用于基于DNN硬件加速器的智能移動設備的Razor系列時序檢錯和糾錯電路存在需要較多額外晶體管，且寬電壓下工作性能不穩定的技術問題。

發明內容

本發明所要解決的技術問題是克服現有技術的不足而提供一種面向寬電壓的在線時序檢錯糾錯電路，本發明設計更為精簡的在線時序檢錯糾錯電路，結合先進的DVFS技術使神經網絡硬件加速器電路在超低電壓下，快速達到最優能效點。

本發明為解決上述技術問題采用以下技術方案：

根據本發明提出的一種面向寬電壓的在線時序檢錯糾錯電路，包括控制信號發生單元、在線時序檢錯單元和在線時序糾錯單元；其中，

控制信號發生單元，用于對全局時鐘信號CK進行調制，產生檢測控制信號DCS輸出至在線時序檢錯單元；控制信號發生單元根據在線時序檢錯單元輸入的時序出錯信號 ERR，產生時序未出錯信號 NERR輸出至在線時序糾錯單元；